LG Electronics 42CS560-ZD GP3S7LR DDR256, Copyright 2012 LG Electronics. Inc. All rights reserved

AVDD_DDR0

R1201	1K 1%
			0.1uF		A-MVREFDQ
R1202	1K 1%	C1201		C1202	1000pF

AVDD_DDR0

R1204

1%1K

+1.5V_DDR

AVDD_DDR0

DDR3 1.5V By CAP - Place these Caps near Memory

L1202

BLM18PG121SN1D

A-MVREFCA

R1205

1K 1%

C1203

0.1uF

C1204

1000pF

OPT C1251

10uF

C1205

10uF

C1206

0.1uF C1207

0.1uF C1208

0.1uF C1210

0.1uF C1211

0.1uF C1212

0.1uF C1213

0.1uF C1214

0.1uF C1215

0.1uF C1216

0.1uF C1217

0.1uF C1218

0.1uF C1219

0.1uF C1220

0.1uF

C1221

0.1uF

C1222

0.1uF

C1223

0.1uF

C1224

0.1uF

Close to DDR Power Pin

AVDD_DDR1

AVDD_DDR1

DDR3 1.5V By CAP - Place these Caps near Memory

AVDD_DDR1

+1.5V_DDR

R1224

1%1K

R1227

1%1K

L1203

BLM18PG121SN1D

B-MVREFCA

B-MVREFDQ

0.1uF

C1227

0.1uF

C1228

0.1uF

C1229

0.1uF

C1230

0.1uF

C1231

0.1uF

C1232

0.1uF

C1233

0.1uF

C1234

0.1uF

C1235

0.1uF

C1236

0.1uF

C1237

0.1uF

C1238

0.1uF

C1239

0.1uF

C1241

0.1uF

C1242

0.1uF

C1243

0.1uF

C1244

0.1uF

C1245

10uF

C1246

OPT

1000pF

C1247

0.1uF

C1248

1%1K

R1225

1000pF

C1249

0.1uF

C1250

1%1K

R1228

C1252

10uF

10V

Close to DDR Power Pin

CLose to DDR3

CLose to Saturn7M IC

CLose to Saturn7M IC

IC1201-*1

K4B1G1646G-BCH9

CLose to DDR3

IC1202-*1

K4B1G1646G-BCH9

			EAN61828901
			IC1201
			H5TQ1G63DFR-H9C
			DDR_1333_HYNIX
A-MVREFCA		M8			N3
			VREFCA	A0
					P7
				A1
					P3
		H1		A2
A-MVREFDQ					N2
			VREFDQ	A3
					P8
				A4
					P2
	R1203			A5
		L8			R8
			ZQ	A6
	240				R2
	1%			A7
					T8
		B2		A8
					R3
			VDD_1	A9
		D9			L7
			VDD_2	A10/AP
		G7			R7
			VDD_3	A11
		K2			N7
			VDD_4	A12/BC
		K8			T3
			VDD_5	A13
		N1
			VDD_6		M7
		N9		NC_5
			VDD_7
		R1
AVDD_DDR0			VDD_8		M2
		R9
			VDD_9	BA0
					N8
				BA1
					M3
		A1		BA2
			VDDQ_1		J7
		A8
			VDDQ_2	CK
		C1			K7
			VDDQ_3	CK
		C9			K9
			VDDQ_4	CKE
		D2
			VDDQ_5		L2
		E9

A-MA0

A-MA1

A-MA2

A-MA3

A-MA4

A-MA5

A-MA6

A-MA7

A-MA8

A-MA9

A-MA10

A-MA11

A-MA12

A-MA13

A-MBA0	R1235	56			A-MCK
A-MBA2			1%
A-MBA1
	R1236			C1209
		56	1%	0.01uF
				25V
A-MCKE
					A-MCKB

			IC101
			LGE2112-T8
		S7LR_DIVX_MS10
A-MA0	A11
		A_DDR3_A[0]	B_DDR3_A[0]
A-MA1	C14
		A_DDR3_A[1]	B_DDR3_A[1]
A-MA2	B11
		A_DDR3_A[2]	B_DDR3_A[2]
A-MA3	F12
		A_DDR3_A[3]	B_DDR3_A[3]
A-MA4	C15
		A_DDR3_A[4]	B_DDR3_A[4]
A-MA5	E12
		A_DDR3_A[5]	B_DDR3_A[5]
A-MA6	A14
		A_DDR3_A[6]	B_DDR3_A[6]
A-MA7	D11
		A_DDR3_A[7]	B_DDR3_A[7]
A-MA8	B14
		A_DDR3_A[8]	B_DDR3_A[8]
A-MA9	D12
		A_DDR3_A[9]	B_DDR3_A[9]
A-MA10	C16
		A_DDR3_A[10]	B_DDR3_A[10]
A-MA11	C13
		A_DDR3_A[11]	B_DDR3_A[11]
A-MA12	A15
		A_DDR3_A[12]	B_DDR3_A[12]
A-MA13	E11
		A_DDR3_A[13]	B_DDR3_A[13]
A-MA14	B13
		A_DDR3_A[14]	B_DDR3_A[14]
A-MBA0	F13
		A_DDR3_BA[0]	B_DDR3_BA[0]
A-MBA1	B15
		A_DDR3_BA[1]	B_DDR3_BA[1]
A-MBA2	E13
		A_DDR3_BA[2]	B_DDR3_BA[2]
A-MCK	C17
		A_DDR3_MCLK	B_DDR3_MCLK
A-MCKB	A17
		A_DDR3_MCLKZ	B_DDR3_MCLKZ
A-MCKE	B16
		A_DDR3_MCLKE	B_DDR3_MCLKE
A-MODT	E14
		A_DDR3_ODT	B_DDR3_ODT
A-MRASB	B12
		A_DDR3_RASZ	B_DDR3_RASZ
A-MCASB	A12
		A_DDR3_CASZ	B_DDR3_CASZ
	C12

B23

D25

F22

G22

E24

F21

E23

D22

D24

D21

C24

C25

F23

E21

D23

G20

F24

F20

G25

G23

F25

D20

B25

B24

A24

B-MA0

B-MA1

B-MA2

B-MA3

B-MA4

B-MA5

B-MA6

B-MA7

B-MA8

B-MA9

B-MA10

B-MA11

B-MA12

B-MA13 B-MA14

B-MBA0

B-MBA1 B-MBA2

B-MCK

B-MCKB B-MCKE

B-MODT

B-MRASB B-MCASB

				B-MA0
				B-MA1
				B-MA2
				B-MA3
				B-MA4
				B-MA5
				B-MA6
				B-MA7
				B-MA8
				B-MA9
			B-MA10
			B-MA11
			B-MA12
			B-MA13
B-MCK						B-MBA0
			56	R1237		B-MBA1
		1%				B-MBA2
	C1240
	0.01uF
	25V	1%	56	R1238	B	-MCKE
B-MCKB
			B-MODT
AVDD_DDR1			B-MRASB
			B-MCASB

EAN61828901

IC1202

H5TQ1G63DFR-H9C

		DDR_1333_HYNIX
N3			M8
	A0		VREFCA
P7
	A1
P3
	A2		H1
N2
	A3		VREFDQ
P8
	A4
P2
	A5		L8
R8
	A6		ZQ
R2
	A7
T8
	A8		B2
R3
	A9		VDD_1
L7			D9
	A10/AP		VDD_2
R7			G7
	A11		VDD_3
N7			K2
	A12/BC		VDD_4
T3			K8
	A13		VDD_5
			N1
M7			VDD_6
			N9
	NC_5		VDD_7
			R1
M2			VDD_8
			R9
	BA0		VDD_9
N8
	BA1
M3
	BA2		A1
J7			VDDQ_1
			A8
	CK		VDDQ_2
K7			C1
	CK		VDDQ_3
K9			C9
	CKE		VDDQ_4
			D2
L2			VDDQ_5
			E9
	CS		VDDQ_6
K1			F1
	ODT		VDDQ_7
J3			H2
	RAS		VDDQ_8
K3			H9

				DDR_1333_SS_NEW
		N3				M8
			A0		VREFCA
		P7
			A1
		P3
			A2			H1
		N2
			A3		VREFDQ
		P8
			A4
		P2
			A5			L8
		R8
			A6		ZQ
		R2
			A7
		T8
			A8			B2
		R3
			A9		VDD_1	D9
		L7
			A10/AP		VDD_2	G7
		R7
			A11		VDD_3
		N7				K2
			A12/BC		VDD_4	K8
		T3
			A13		VDD_5	N1
					VDD_6
		M7				N9
			NC_5		VDD_7	R1
					VDD_8
		M2				R9
			BA0		VDD_9
		N8
			BA1
		M3
			BA2		VDDQ_1	A1
		J7				A8
			CK		VDDQ_2
		K7				C1
			CK		VDDQ_3	C9
		K9
			CKE		VDDQ_4	D2
					VDDQ_5
		L2				E9
			CS		VDDQ_6	F1
		K1
			ODT		VDDQ_7
		J3				H2
	B-MVREFCA		RAS		VDDQ_8
		K3				H9
			CAS		VDDQ_9
		L3
			WE		NC_1	J1
		T2				J9
	B-MVREFDQ		RESET		NC_2	L1
					NC_3
						L9
					NC_4
R1226		F3				T7
			DQSL		NC_6
		G3
240			DQSL
		C7				A9
1%			DQSU		VSS_1
		B7				B3
			DQSU		VSS_2	E1
					VSS_3
		E7				G8
			DML		VSS_4	J2
		D3
			DMU		VSS_5	J8
					VSS_6
		E3				M1
			DQL0		VSS_7	M9
		F7
			DQL1		VSS_8	P1
		F2
			DQL2		VSS_9	P9
		F8
			DQL3		VSS_10	T1
		H3
			DQL4		VSS_11	T9
		H8
			DQL5		VSS_12
	AVDD_DDR1	G2
			DQL6
		H7
			DQL7		VSSQ_1	B1
		D7				B9
			DQU0		VSSQ_2	D1
		C3
			DQU1		VSSQ_3	D8
		C8
			DQU2		VSSQ_4	E2
		C2
			DQU3		VSSQ_5	E8
		A7
			DQU4		VSSQ_6	F9
		A2
			DQU5		VSSQ_7	G1
		B8
			DQU6		VSSQ_8	G9
		A3
			DQU7		VSSQ_9

N3		DDR_1333_SS_NEW
			M8
	A0	VREFCA
P7
	A1
P3
	A2		H1
N2
	A3	VREFDQ
P8
	A4
P2
	A5		L8
R8
	A6	ZQ
R2
	A7
T8
	A8		B2
R3
	A9	VDD_1	D9
L7
	A10/AP	VDD_2	G7
R7
	A11	VDD_3
N7			K2
	A12/BC	VDD_4	K8
T3
	A13	VDD_5	N1
		VDD_6
M7			N9
	NC_5	VDD_7	R1
		VDD_8
M2			R9
	BA0	VDD_9
N8
	BA1
M3
	BA2	VDDQ_1	A1
J7			A8
	CK	VDDQ_2
K7			C1
	CK	VDDQ_3	C9
K9
	CKE	VDDQ_4	D2
		VDDQ_5
L2			E9
	CS	VDDQ_6	F1
K1
	ODT	VDDQ_7
J3			H2
	RAS	VDDQ_8
K3			H9
	CAS	VDDQ_9
L3
	WE	NC_1	J1
T2			J9
	RESET	NC_2	L1
		NC_3
			L9
		NC_4
F3			T7
	DQSL	NC_6
G3
	DQSL
C7			A9
	DQSU	VSS_1
B7			B3
	DQSU	VSS_2	E1
		VSS_3
E7			G8
	DML	VSS_4	J2
D3
	DMU	VSS_5	J8
		VSS_6
E3			M1
	DQL0	VSS_7	M9
F7
	DQL1	VSS_8	P1
F2
	DQL2	VSS_9	P9
F8
	DQL3	VSS_10	T1
H3
	DQL4	VSS_11	T9
H8
	DQL5	VSS_12
G2
	DQL6
H7
	DQL7	VSSQ_1	B1
D7			B9
	DQU0	VSSQ_2	D1
C3
	DQU1	VSSQ_3	D8
C8
	DQU2	VSSQ_4	E2
C2
	DQU3	VSSQ_5	E8
A7
	DQU4	VSSQ_6	F9
A2
	DQU5	VSSQ_7	G1
B8
	DQU6	VSSQ_8	G9
A3
	DQU7	VSSQ_9

		VDDQ_6			CS
	F1					K1
		VDDQ_7		ODT
	H2					J3
		VDDQ_8		RAS
	H9					K3
		VDDQ_9		CAS
						L3
	J1				WE
		NC_1				T2
	J9
		NC_2	RESET
	L1
		NC_3
	L9
		NC_4				F3
A-MA14	T7
		NC_6	DQSL
						G3
			DQSL
	A9					C7
		VSS_1	DQSU
	B3					B7
		VSS_2	DQSU
	E1
		VSS_3				E7
	G8
		VSS_4		DML
	J2					D3
		VSS_5		DMU
	J8
		VSS_6				E3
	M1
		VSS_7	DQL0
	M9					F7
		VSS_8	DQL1
	P1					F2
		VSS_9	DQL2
	P9					F8
		VSS_10	DQL3
	T1					H3
		VSS_11	DQL4
	T9					H8
		VSS_12	DQL5
						G2
			DQL6
						H7
	B1		DQL7
		VSSQ_1				D7
	B9
		VSSQ_2	DQU0
	D1					C3
		VSSQ_3	DQU1
	D8					C8
		VSSQ_4	DQU2
	E2					C2
		VSSQ_5	DQU3
	E8					A7
		VSSQ_6	DQU4
	F9					A2
		VSSQ_7	DQU5
	G1					B8
		VSSQ_8	DQU6
	G9					A3
		VSSQ_9	DQU7

A-MODT

A-MRASB AVDD_DDR0

A-MCASB R1231 A-MWEB10K

A-MRESETB

A-MDQSL

A-MDQSLB

A-MDQSU

A-MDQSUB

A-MDML

A-MDMU

A-MDQL0

A-MDQL1

A-MDQL2

A-MDQL3

A-MDQL4

A-MDQL5

A-MDQL6

A-MDQL7

A-MDQU0

A-MDQU1

A-MDQU2

A-MDQU3

A-MDQU4

A-MDQU5

A-MDQU6

A-MDQU7

A-MWEB		A_DDR3_WEZ	B_DDR3_WEZ
A-MRESETB	F11
		A_DDR3_RESET	B_DDR3_RESET
A-MDQSL	B19
		A_DDR3_DQSL	B_DDR3_DQSL
A-MDQSLB	C18
		A_DDR3_DQSLB	B_DDR3_DQSLB
A-MDQSU	B18
		A_DDR3_DQSU	B_DDR3_DQSU
A-MDQSUB	A18
		A_DDR3_DQSUB	B_DDR3_DQSUB
A-MDML	E15
		A_DDR3_DQML	B_DDR3_DQML
A-MDMU	A21
		A_DDR3_DQMU	B_DDR3_DQMU
A-MDQL0	D17
		A_DDR3_DQL[0]	B_DDR3_DQL[0]
A-MDQL1	G15
		A_DDR3_DQL[1]	B_DDR3_DQL[1]
A-MDQL2	B21
		A_DDR3_DQL[2]	B_DDR3_DQL[2]
A-MDQL3	F15
		A_DDR3_DQL[3]	B_DDR3_DQL[3]
A-MDQL4	B22
		A_DDR3_DQL[4]	B_DDR3_DQL[4]
A-MDQL5	F14
		A_DDR3_DQL[5]	B_DDR3_DQL[5]
A-MDQL6	A22
		A_DDR3_DQL[6]	B_DDR3_DQL[6]
A-MDQL7	D15
		A_DDR3_DQL[7]	B_DDR3_DQL[7]
A-MDQU0	G16
		A_DDR3_DQU[0]	B_DDR3_DQU[0]
A-MDQU1	B20
		A_DDR3_DQU[1]	B_DDR3_DQU[1]
A-MDQU2	F16
		A_DDR3_DQU[2]	B_DDR3_DQU[2]
A-MDQU3	C21
		A_DDR3_DQU[3]	B_DDR3_DQU[3]
A-MDQU4	E16
		A_DDR3_DQU[4]	B_DDR3_DQU[4]
A-MDQU5	A20
		A_DDR3_DQU[5]	B_DDR3_DQU[5]
A-MDQU6	D16
		A_DDR3_DQU[6]	B_DDR3_DQU[6]
A-MDQU7	C20
		A_DDR3_DQU[7]	B_DDR3_DQU[7]

E20

K24

K25

J21

J20

H24

L20

L23

J24

L24

J23

M24

H23

M23

K23

G21

L22

H22

K20

H20

L21

H21

K21

B-MWEB

B-MRESETB

B-MDQSL B-MDQSLB

B-MDQSU B-MDQSUB

B-MDML B-MDMU

B-MDQL0

B-MDQL1

B-MDQL2

B-MDQL3

B-MDQL4

B-MDQL5

B-MDQL6 B-MDQL7

B-MDQU0

B-MDQU1

B-MDQU2

B-MDQU3

B-MDQU4

B-MDQU5

B-MDQU6 B-MDQU7

R1232	B-MWEB
10K
	B-MRESETB
	B-MDQSL
	B-MDQSLB
	B-MDQSU
	B-MDQSUB
	B-MDML
	B-MDMU
	B-MDQL0
	B-MDQL1
	B-MDQL2
	B-MDQL3
	B-MDQL4
	B-MDQL5
	B-MDQL6
	B-MDQL7
	B-MDQU0
	B-MDQU1
	B-MDQU2
	B-MDQU3
	B-MDQU4
	B-MDQU5
	B-MDQU6
	B-MDQU7

CAS	VDDQ_9
L3
WE		J1
	NC_1
T2		J9
RESET	NC_2	L1
	NC_3
		L9
	NC_4
F3		T7
DQSL	NC_6
G3
DQSL
C7		A9
DQSU	VSS_1
B7		B3
DQSU	VSS_2	E1
	VSS_3
E7		G8
DML	VSS_4	J2
D3
DMU	VSS_5	J8
	VSS_6
E3		M1
DQL0	VSS_7	M9
F7
DQL1	VSS_8	P1
F2
DQL2	VSS_9	P9
F8
DQL3	VSS_10	T1
H3
DQL4	VSS_11	T9
H8
DQL5	VSS_12
G2
DQL6
H7
DQL7		B1
	VSSQ_1
D7		B9
DQU0	VSSQ_2	D1
C3
DQU1	VSSQ_3	D8
C8
DQU2	VSSQ_4	E2
C2
DQU3	VSSQ_5	E8
A7
DQU4	VSSQ_6	F9
A2
DQU5	VSSQ_7	G1
B8
DQU6	VSSQ_8	G9
A3
DQU7	VSSQ_9

				IC1201-*2					IC1202-*2
		NT5CB64M16DP-CF						NT5CB64M16DP-CF
			DDR_1333_NANYA_NEW						DDR_1333_NANYA_NEW
	N3					M8	N3				M8
		A0			EAN61857201 VREFCA			A0		EAN61857201 VREFCA
	P7						P7
		A1						A1
	P3						P3
B-MA14		A2				H1		A2			H1
	N2						N2
		A3			VREFDQ			A3		VREFDQ
	P8						P8
		A4						A4
	P2						P2
		A5				L8		A5			L8
	R8						R8
		A6			ZQ			A6		ZQ
	R2						R2
		A7						A7
	T8						T8
		A8				B2		A8			B2
	R3						R3
		A9			VDD_1	D9		A9		VDD_1	D9
	L7						L7
		A10/AP			VDD_2	G7		A10/AP		VDD_2	G7
	R7						R7
		A11			VDD_3	K2		A11		VDD_3	K2
	N7						N7
		A12			VDD_4	K8		A12		VDD_4	K8
	T3						T3
		NC_6			VDD_5	N1		NC_6		VDD_5	N1
					VDD_6					VDD_6
	M7					N9	M7				N9
		NC_5			VDD_7	R1		NC_5		VDD_7	R1
					VDD_8					VDD_8
	M2					R9	M2				R9
		BA0			VDD_9			BA0		VDD_9
	N8						N8
		BA1						BA1
	M3						M3
		BA2			VDDQ_1	A1		BA2		VDDQ_1	A1
	J7					A8	J7				A8
		CK			VDDQ_2			CK		VDDQ_2
	K7					C1	K7				C1
		CK			VDDQ_3	C9		CK		VDDQ_3	C9
	K9						K9
		CKE			VDDQ_4	D2		CKE		VDDQ_4	D2
					VDDQ_5					VDDQ_5
	L2					E9	L2				E9
		CS			VDDQ_6			CS		VDDQ_6
						F1					F1
	K1						K1
		ODT			VDDQ_7			ODT		VDDQ_7
	J3					H2	J3				H2
		RAS			VDDQ_8			RAS		VDDQ_8
	K3					H9	K3				H9
		CAS			VDDQ_9			CAS		VDDQ_9
	L3						L3
		WE			NC_1	J1		WE		NC_1	J1
	T2					J9	T2				J9
		RESET			NC_2	L1		RESET		NC_2	L1
					NC_3					NC_3
						L9					L9
					NC_4					NC_4
	F3					T7	F3				T7
		DQSL			NC_7			DQSL		NC_7
	G3						G3
		DQSL						DQSL
	C7					A9	C7				A9
		DQSU			VSS_1			DQSU		VSS_1
	B7					B3	B7				B3
		DQSU			VSS_2	E1		DQSU		VSS_2	E1
					VSS_3					VSS_3
	E7					G8	E7				G8
		DML			VSS_4	J2		DML		VSS_4	J2
	D3						D3
		DMU			VSS_5	J8		DMU		VSS_5	J8
					VSS_6					VSS_6

DDR_DVB_T2_2GDDR_DVB_T2_2G

E3			M1	E3			M1
	DQL0	VSS_7			DQL0	VSS_7

THE SYMBOL MARK OF THIS SCHEMETIC DIAGRAM INCORPORATES SPECIAL FEATURES IMPORTANT FOR PROTECTION FROM X-RADIATION.

		IC1201-*3					IC1202-*3
		K4B2G1646C					K4B2G1646C
N3	A0		VREFCA	M8	N3	A0		VREFCA	M8
P7					P7
P3	A1				P3	A1
N2	A2			H1	N2	A2			H1
P8	A3		VREFDQ		P8	A3		VREFDQ
P2	A4				P2	A4
R8	A5			L8	R8	A5			L8
R2	A6		ZQ		R2	A6		ZQ
T8	A7				T8	A7
R3	A8		VDD_1	B2	R3	A8		VDD_1	B2
L7	A9			D9	L7	A9			D9
R7	A10/AP		VDD_2	G7	R7	A10/AP		VDD_2	G7
N7	A11		VDD_3	K2	N7	A11		VDD_3	K2
T3	A12/BC		VDD_4	K8	T3	A12/BC		VDD_4	K8
	A13		VDD_5	N1		A13		VDD_5	N1
M7	NC_5		VDD_6	N9	M7	NC_5		VDD_6	N9
			VDD_7	R1				VDD_7	R1
M2	BA0		VDD_8	R9	M2	BA0		VDD_8	R9
N8			VDD_9		N8			VDD_9
M3	BA1				M3	BA1
	BA2		VDDQ_1	A1		BA2		VDDQ_1	A1
J7				A8	J7				A8
K7	CK		VDDQ_2	C1	K7	CK		VDDQ_2	C1
K9	CK		VDDQ_3	C9	K9	CK		VDDQ_3	C9
	CKE		VDDQ_4	D2		CKE		VDDQ_4	D2
L2	CS		VDDQ_5	E9	L2	CS		VDDQ_5	E9
K1			VDDQ_6	F1	K1			VDDQ_6	F1
J3	ODT		VDDQ_7	H2	J3	ODT		VDDQ_7	H2
K3	RAS		VDDQ_8	H9	K3	RAS		VDDQ_8	H9
L3	CAS		VDDQ_9		L3	CAS		VDDQ_9
	WE		NC_1	J1		WE		NC_1	J1
T2				J9	T2				J9
	RESET		NC_2	L1		RESET		NC_2	L1
			NC_3	L9				NC_3	L9
F3	DQSL		NC_4	T7	F3	DQSL		NC_4	T7
G3			NC_6		G3			NC_6
	DQSL					DQSL
C7	DQSU		VSS_1	A9	C7	DQSU		VSS_1	A9
B7				B3	B7				B3
	DQSU		VSS_2	E1		DQSU		VSS_2	E1
E7	DML		VSS_3	G8	E7	DML		VSS_3	G8
D3			VSS_4	J2	D3			VSS_4	J2
	DMU		VSS_5	J8		DMU		VSS_5	J8
E3	DQL0		VSS_6	M1	E3	DQL0		VSS_6	M1
F7			VSS_7	M9	F7			VSS_7	M9
F2	DQL1		VSS_8	P1	F2	DQL1		VSS_8	P1
F8	DQL2		VSS_9	P9	F8	DQL2		VSS_9	P9
H3	DQL3		VSS_10	T1	H3	DQL3		VSS_10	T1
H8	DQL4		VSS_11	T9	H8	DQL4		VSS_11	T9
G2	DQL5		VSS_12		G2	DQL5		VSS_12
H7	DQL6				H7	DQL6
	DQL7		VSSQ_1	B1		DQL7		VSSQ_1	B1
D7	DQU0			B9	D7	DQU0			B9
C3			VSSQ_2	D1	C3			VSSQ_2	D1
C8	DQU1		VSSQ_3	D8	C8	DQU1		VSSQ_3	D8
C2	DQU2		VSSQ_4	E2	C2	DQU2		VSSQ_4	E2
A7	DQU3		VSSQ_5	E8	A7	DQU3		VSSQ_5	E8
A2	DQU4		VSSQ_6	F9	A2	DQU4		VSSQ_6	F9
B8	DQU5		VSSQ_7	G1	B8	DQU5		VSSQ_7	G1
A3	DQU6		VSSQ_8	G9	A3	DQU6		VSSQ_8	G9
	DQU7		VSSQ_9			DQU7		VSSQ_9

F7			M9	F7			M9
	DQL1	VSS_8	P1		DQL1	VSS_8	P1
F2				F2
	DQL2	VSS_9	P9		DQL2	VSS_9	P9
F8				F8
	DQL3	VSS_10	T1		DQL3	VSS_10	T1
H3				H3
	DQL4	VSS_11	T9		DQL4	VSS_11	T9
H8				H8
	DQL5	VSS_12			DQL5	VSS_12
G2				G2
	DQL6				DQL6
H7				H7
	DQL7	VSSQ_1	B1		DQL7	VSSQ_1	B1
D7			B9	D7			B9
	DQU0	VSSQ_2	D1		DQU0	VSSQ_2	D1
C3				C3
	DQU1	VSSQ_3	D8		DQU1	VSSQ_3	D8
C8				C8
	DQU2	VSSQ_4	E2		DQU2	VSSQ_4	E2
C2				C2
	DQU3	VSSQ_5	E8		DQU3	VSSQ_5	E8
A7				A7
	DQU4	VSSQ_6	F9		DQU4	VSSQ_6	F9
A2				A2
	DQU5	VSSQ_7	G1		DQU5	VSSQ_7	G1
B8				B8
	DQU6	VSSQ_8	G9		DQU6	VSSQ_8	G9
A3				A3
	DQU7	VSSQ_9			DQU7	VSSQ_9

FILRE AND ELECTRICAL SHOCK HAZARDS, WHEN SERVICING IF IS ESSENTIAL THAT ONLY MANUFATURES SPECFIED PARTS BE USED FOR

THE CRITICAL COMPONENTS IN THE SYMBOL MARK OF THE SCHEMETIC.

GP3_S7LR 20110511

DDR_256 12

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