Figure 24. Debug Interface Connection

Tegra

Tegra 200 Series Developer Board User Guide

VDDIO_SYS

VDDIO_SYS

 

ONKEY_N

 

10KΩ

 

 

 

DEBUG

10KΩ

 

 

 

 

AUDIO

1.8V VDDIO_AUDIO

UART

1.8V VDDIO_UART

SYSTEM

1.8V VDDIO_SYS

LCD

1.8V VDDIO_LCD

SPI1_SCK SPI1_CS0_N SPI1_MOSI SPI1_MISO

UART1_TXD UART1_RXD

JTAG_RTCK

JTAG_TCK

JTAG_TDI

JTAG_TDO JTAG_TMS JTAG_TRST_N

LCD_PWR1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CONNECTOR

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

11

 

12

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

10

 

13

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

9

 

14

 

 

 

 

 

 

 

DBG_RESET_N

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

8

 

15

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

7

 

16

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

6

 

17

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

5

 

18

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

4

 

19

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

3

 

20

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

2

 

21

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1

 

22

 

 

 

 

 

 

 

 

 

 

 

No Stuff

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

100KΩ

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DBG_IRQ_N

 

 

 

 

 

 

 

 

 

 

 

 

Unused Pins

If JTAG is not implemented, then JTAG_RTCK and JTAG_TDO can be left unconnected. The JTAG_TDI and JTAG_TMS pins still need to be pulled up, and JTAG_TRST_N and JTAG_TCK must be pulled down. The rail the JTAG pins reside on (VDDIO_SYS) must be powered for any mode including Deep Sleep.

4.9.3 EFUSE

The Tegra 250 design must provide a way to supply a 3.3V power source to the FUSE_SRC pin. This can be accomplished using one of the following mechanisms:

ƒTest point to connect external 3.3V supply

ƒ3.3V Output of on-board LDO controlled by the Tegra 250 GPIO

ƒ3.3V Output of PMU, controlled by PWR_I2C from the Tegra 250

ƒPermanently connected to always-on 3.3V supply

The power source must provide a nominal voltage of 3.3V and be able to supply a minimum of 100mA. When not powered, a 10K Ω pull-down resistor each on FUSE_SRC is required. A 0.1uf bypass capacitor is also recommended on FUSE_SRC. The KFUSE_SRC pin must be pulled down with a 10KΩ resistor only..

Figure 25. EFUSE Connections

DG-04927-001_v01

Advance Information – Subject to Change

36

 

NVIDIA CONFIDENTIAL