Cypress CY7C026AV, CY7C024AV, CY7C024BV, CY7C0251AV, CY7C036AV manual Features, Logic Block Diagram

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CY7C024AV/024BV/025AV/026AV

CY7C0241AV/0251AV/036AV

3.3V 4K/8K/16K x 16/18 Dual-Port Static RAM

Features

True dual-ported memory cells which enable simultaneous access of the same memory location

4, 8 or 16K × 16 organization

(CY7C024AV/024BV [1]/ 025AV/026AV)

4 or 8K × 18 organization (CY7C0241AV/0251AV)

16K × 18 organization (CY7C036AV)

0.35 micron CMOS for optimum speed and power

High speed access: 20 and 25 ns

Low operating power

Active: ICC = 115 mA (typical)

Standby: ISB3 = 10 μA (typical)

Fully asynchronous operation

Automatic power down

Expandable data bus to 32 bits, 36 bits or more using Master and Slave chip select when using more than one device

On chip arbitration logic

Semaphores included to permit software handshaking between ports

INT flag for port-to-port communication

Separate upper byte and lower byte control

Pin select for Master or Slave (M/S)

Commercial and industrial temperature ranges

Available in 100-pin Pb-free TQFP and 100-pin TQFP

Logic Block Diagram

R/WL

UBL

CEL

LBL

OEL

IO

 

–IO

[2]

 

8/9

 

 

 

 

 

 

 

 

 

 

 

 

15/17L

 

 

 

 

8/9L

 

8/9

 

 

IO

0L

–IO

[3]

 

 

 

 

 

 

 

 

 

 

 

 

 

7/8L

 

 

 

IO

Control

IO

Control

R/WR

UBR

CER

LBR

OER

8/9[2]

IO8/9L–IO15/17R

8/9[3]

IO0L–IO7/8R

 

 

 

 

 

 

 

 

 

 

 

 

12/13/14

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

12/13/14

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A0L–A[4]11/1213L

 

Address

 

 

 

 

True Dual-Ported

 

 

 

 

Address

 

 

 

 

A0R–A[4]11/12/13R

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Decode

 

 

 

 

 

 

 

RAM Array

 

 

 

 

Decode

 

[4]

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

[4]

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

12/13/14

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

12/13/14

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A0L–A11/12/13L

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A0R–A11/12/13R

CE

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Interrupt

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CER

L

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

OE

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Semaphore

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

OE

R

L

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Arbitration

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

R/W

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

R/W

R

L

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

SEM

L

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

SEM

R

[5]

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

[5]

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

BUSY

L

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

BUSY

R

INTL

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

INTR

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

UBL

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

UBR

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

LBL

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

M/S

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

LBR

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Notes

1.CY7C024AV and CY7C024BV are functionally identical.

2.IO8–IO15for x16 devices; IO9–IO17for x18 devices.

3.IO0–IO7for x16 devices; IO0–IO8for x18 devices.

4.A0–A11for 4K devices; A0–A12for 8K devices; A0–A13for 16K devices.

5.BUSY is an output in master mode and an input in slave mode.

Cypress Semiconductor Corporation • 198 Champion Court

San Jose, CA 95134-1709

408-943-2600

Document #: 38-06052 Rev. *J

 

Revised December 10, 2008

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Image 1
Contents Logic Block Diagram FeaturesCypress Semiconductor Corporation 198 Champion Court Pin Tqfp Top View Pin ConfigurationsCY7C0241AV 4K × Selection Guide Maximum Access Time Typical Operating CurrentParameter CY7C024AV/024BV/025AV/026AV Unit Architecture Pin DefinitionsFunctional Description Master/Slave BusySemaphore Operation IO 0 -IO Non-Contending Read/Write Inputs Outputs OperationInterrupt Operation Example assumes = High Left Port Right Port FunctionMaximum Ratings Electrical CharacteristicsOperating Range CapacitanceALL Inputpulses Switching CharacteristicsCY7C024AV/024BV/025AV/026AV Parameter Description Read CycleParameter Description Data Retention Mode TimingBusy Timing26 Parameter Test Conditions Max UnitRead Cycle No Either Port Address Access29, 30 Switching WaveformsWrite Cycle No R/W Controlled Timing 34, 35, 36 CY7C024AV/024BV/025AV/026AV Timing Diagram of Read with Busy M/S=HIGH47 Right Address Valid First CER ValidFirstRight Side Sets Intl Right Side Clears INT RLeft Side Clears INT L Ordering Information 16K x18 3.3V Asynchronous Dual-Port Sram Package DiagramWorldwide Sales and Design Support Products PSoC Solutions Sales, Solutions, and Legal InformationDocument History