CY7C024AV/024BV/025AV/026AV
CY7C0241AV/0251AV/036AV
3.3V 4K/8K/16K x 16/18 Dual-Port Static RAM
Features
■True
■4, 8 or 16K × 16 organization
■(CY7C024AV/024BV [1]/ 025AV/026AV)
■4 or 8K × 18 organization (CY7C0241AV/0251AV)
■16K × 18 organization (CY7C036AV)
■0.35 micron CMOS for optimum speed and power
■High speed access: 20 and 25 ns
■Low operating power
❐Active: ICC = 115 mA (typical)
❐Standby: ISB3 = 10 μA (typical)
■Fully asynchronous operation
■Automatic power down
■Expandable data bus to 32 bits, 36 bits or more using Master and Slave chip select when using more than one device
■On chip arbitration logic
■Semaphores included to permit software handshaking between ports
■INT flag for
■Separate upper byte and lower byte control
■Pin select for Master or Slave (M/S)
■Commercial and industrial temperature ranges
■Available in
Logic Block Diagram
R/WL
UBL
CEL
LBL
OEL
IO |
| [2] |
| 8/9 |
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| |||||
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| ||||
| 15/17L |
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| ||||
| 8/9L |
| 8/9 |
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| |||
IO | 0L | [3] |
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| |||
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| |||||
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| |||||
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| 7/8L |
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IO
Control
IO
Control
R/WR
UBR
CER
LBR
OER
8/9[2]
8/9[3]
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| Address |
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| True |
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| Address |
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| Decode |
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| RAM Array |
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| Decode |
| |||||||||||||||||||||||||||||||||||||||
[4] |
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| [4] |
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CE |
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| Interrupt |
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| CER | ||||||||||||||||
L |
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OE |
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| Semaphore |
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| OE | R | ||||||||||||||||
L |
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| Arbitration |
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R/W |
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| R/W | R | |||||||||||||||||||||||||||||||
L |
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SEM | L |
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| SEM | R | |||||||||
[5] |
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| [5] |
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BUSY | L |
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| BUSY | R | |||||||||||||||
INTL |
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| INTR | ||||||||||||
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UBL |
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| UBR | |||||||||||
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LBL |
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| M/S |
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| LBR | |||||||||||||
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Notes
1.CY7C024AV and CY7C024BV are functionally identical.
2.
3.
4.
5.BUSY is an output in master mode and an input in slave mode.
Cypress Semiconductor Corporation • 198 Champion Court | • | San Jose, CA | • | |
Document #: |
| Revised December 10, 2008 |
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