CY14B101L
Pinouts
Figure 1. Pin Diagram - 32-Pin SOIC and 48-Pin SSOP
VCAP |
| 1 | |||
| |||||
A16 |
| 2 | |||
| |||||
A14 |
|
|
| 3 | |
|
|
| |||
A12 |
| 4 | |||
| |||||
A7 |
| 5 | |||
|
|
| |||
A6 |
| 6 | |||
|
|
| |||
A5 |
| 7 | |||
|
|
| |||
A4 |
| 8 | |||
|
|
| |||
A3 |
| 9 | |||
|
|
| |||
A2 |
| 10 | |||
|
|
| |||
A1 |
| 11 | |||
|
|
| |||
A0 |
| 12 | |||
|
|
| |||
DQ0 |
| 13 | |||
|
|
| |||
DQ1 |
| 14 | |||
|
|
| |||
DQ2 |
|
| 15 | ||
|
|
|
| ||
VSS |
|
| 16 | ||
|
| ||||
|
|
|
|
|
|
Pin Definitions
32 
VCC
31 
A15
30 
HSB
29 
WE
28 
A13
27 
A8
26 
A9
25 
A11
24 
OE
23 
A10
22 
CE
21
DQ7
20
DQ6
19
DQ5
18
DQ4
17
DQ3
VCAP
A16
A14
A12
A7 
A6 
A5 
NC 
A4 
NC 
NC 
NC 
VSS 
NC 
NC 
DQ0
A3 
A2 
A1 
A0 
DQ1
DQ2
NC 
NC 
1 |
| 48 |
| VCC | ||||
|
| |||||||
2 |
| 47 |
| A15 | ||||
|
| |||||||
|
| |||||||
3 |
| 46 |
| HSB |
| |||
4 |
| 45 |
|
|
|
|
| |
|
| WE | ||||||
5 |
| 44 |
|
| A13 | |||
|
| |||||||
|
| |||||||
6 |
| 43 |
|
| A8 | |||
|
| |||||||
7 |
| 42 |
|
| A9 | |||
|
| |||||||
|
| |||||||
8 |
| 41 |
|
| NC | |||
9 | Top View | 40 |
|
| A11 | |||
| ||||||||
| ||||||||
10 | 39 |
|
| NC | ||||
|
| |||||||
11 | (not to scale) | 38 |
| NC | ||||
| ||||||||
12 |
| 37 |
| NC | ||||
|
| |||||||
|
| |||||||
13 |
| 36 |
|
| VSS | |||
14 |
| 35 |
| NC | ||||
|
| |||||||
15 |
| 34 |
| NC | ||||
|
| |||||||
16 |
| 33 |
| DQ6 | ||||
|
| |||||||
17 |
| 32 |
|
|
|
| ||
|
| OE | ||||||
18 |
| 31 |
|
| A10 | |||
|
| |||||||
19 |
|
| ||||||
| 30 |
|
| CE |
| |||
20 |
| 29 |
|
| DQ7 | |||
|
| |||||||
21 |
| 28 |
|
| DQ5 | |||
|
| |||||||
22 |
| 27 |
|
| DQ4 | |||
|
| |||||||
23 |
| 26 |
|
| DQ3 | |||
|
| |||||||
24 |
| 25 |
|
| VCC | |||
|
| |||||||
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| ||||||
Pin Name | Alt | IO Type |
|
| Description | |||||||||||||||||
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| Input | Address Inputs. Used to select one of the 131,072 bytes of the nvSRAM. | ||||||||||||||
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| Input or Output | Bidirectional Data IO Lines. Used as input or output lines depending on operation. | ||||||||||||||
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|
| Input | Write Enable Input, Active LOW. When the chip is enabled and |
| is LOW, data on the IO | ||||
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| WE | |||||||
|
| WE | W | |||||||||||||||||||
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|
| pins is written to the specific address location. | ||||||
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|
| Input | Chip Enable Input, Active LOW. When LOW, selects the chip. When HIGH, deselects the chip. | ||||||||
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|
| CE |
| E | |||||||||||||||||
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|
| Input | Output Enable, Active LOW. The active LOW |
| input enables the data output buffers during | ||||
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| OE | |||||||||
|
| OE |
| G | ||||||||||||||||||
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|
| read cycles. Deasserting OE HIGH causes the IO pins to | ||||||
| VSS |
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|
| Ground | Ground for the Device. The device is connected to ground of the system. | ||||||||||||
| VCC |
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|
| Power Supply | Power Supply Inputs to the Device. | ||||||||||||
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| Input or Output | Hardware Store Busy | (HSB) | . When LOW, this output indicates a Hardware Store is in progress. | ||||
| HSB |
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| ||||||||||||||
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| When pulled low external to the chip, it initiates a nonvolatile STORE operation. A weak internal | ||||||
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|
| pull up resistor keeps this pin high if not connected (connection optional). | ||||||
VCAP |
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| Power Supply | AutoStore Capacitor. Supplies power to nvSRAM during power loss to store data from SRAM | |||||||||||||
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|
|
| to nonvolatile elements. | ||||||
|
| NC |
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| No Connect | No Connect. This pin is not connected to the die. | |||||||||||
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