BenQ PE8700 MEMDQ31 MEMDQ0, MEMDQ15 MEMDQ48, MEMDQ30 MEMDQ1, MEMDQ14 MEMDQ49, MEMDQ62 MEMDQ18

D

C

B

A

5 4 3 2 1

MEM_DQ[0..79]

MEM_DQ[0..79]

+3VB_MEM

+3VA

+3VB_MEM

+3VA

+3VB_MEM

+3VA

1

U19

86

1

U20

86

1

U21

86

MEM_DQ16

VDD

VSS

MEM_DQ31

MEM_DQ0

VDD

VSS

MEM_DQ15

MEM_DQ48

VDD

VSS

MEM_DQ63

2

85

2

85

2

85

DQ0

DQ15

DQ0

DQ15

DQ0

DQ15

3

84

3

84

3

84

MEM_DQ17

VDDQ

VSSQ

MEM_DQ30

MEM_DQ1

VDDQ

VSSQ

MEM_DQ14

MEM_DQ49

VDDQ

VSSQ

MEM_DQ62

4

83

4

83

4

83

D

MEM_DQ18

5

DQ1

DQ14

82

MEM_DQ29

MEM_DQ2

5

DQ1

DQ14

82

MEM_DQ13

MEM_DQ50

5

DQ1

DQ14

82

MEM_DQ61

DQ2

DQ13

DQ2

DQ13

DQ2

DQ13

6

81

6

81

6

81

MEM_DQ19

VSSQ

VDDQ

MEM_DQ28

MEM_DQ3

VSSQ

VDDQ

MEM_DQ12

MEM_DQ51

VSSQ

VDDQ

MEM_DQ60

7

80

7

80

7

80

DQ3

DQ12

DQ3

DQ12

DQ3

DQ12

MEM_DQ20

8

79

MEM_DQ27

MEM_DQ4

8

79

MEM_DQ11

MEM_DQ52

8

79

MEM_DQ59

DQ4

DQ11

DQ4

DQ11

DQ4

DQ11

9

78

9

78

9

78

MEM_DQ21

VDDQ

VSSQ

MEM_DQ26

MEM_DQ5

VDDQ

VSSQ

MEM_DQ10

MEM_DQ53

VDDQ

VSSQ

MEM_DQ58

10

77

10

77

10

77

DQ5

DQ10

DQ5

DQ10

DQ5

DQ10

MEM_DQ22

11

76

MEM_DQ25

MEM_DQ6

11

76

MEM_DQ9

MEM_DQ54

11

76

MEM_DQ57

DQ6

DQ9

DQ6

DQ9

DQ6

DQ9

12

75

12

75

12

75

MEM_DQ23

VSSQ

VDDQ

MEM_DQ24

MEM_DQ7

VSSQ

VDDQ

MEM_DQ8

MEM_DQ55

VSSQ

VDDQ

MEM_DQ56

13

74

13

74

13

74

DQ7

DQ8

DQ7

DQ8

DQ7

DQ8

14

73

14

73

14

73

NC

NC

NC

NC

NC

NC

15

72

15

72

15

72

VDD

VSS

VDD

VSS

VDD

VSS

16

71

16

71

16

71

DQM0

DQM1

DQM0

DQM1

DQM0

DQM1

17

70

17

70

17

70

WE

NC

WE

NC

WE

NC

18

69

18

69

18

69

CAS

NC

CAS

NC

CAS

NC

19

68

19

68

19

68

RAS

CLK

RAS

CLK

RAS

CLK

20

67

20

67

20

67

CS

CKE

MEM_A9

CS

CKE

MEM_A9

CS

CKE

MEM_A9

21

66

21

66

21

66

NC

A9

NC

A9

NC

A9

22

65

MEM_A8

22

65

MEM_A8

22

65

MEM_A8

BA0

A8

BA0

A8

BA0

A8

MEM_A11

23

64

MEM_A7

MEM_A11

23

64

MEM_A7

MEM_A11

23

64

MEM_A7

BA1

A7

BA1

A7

BA1

A7

MEM_A10

24

63

MEM_A6

MEM_A10

24

63

MEM_A6

MEM_A10

24

63

MEM_A6

A10/AP

A6

A10/AP

A6

A10/AP

A6

MEM_A0

25

62

MEM_A5

MEM_A0

25

62

MEM_A5

MEM_A0

25

62

MEM_A5

A0

A5

A0

A5

A0

A5

MEM_A1

26

61

MEM_A4

MEM_A1

26

61

MEM_A4

MEM_A1

26

61

MEM_A4

A1

A4

A1

A4

A1

A4

MEM_A2

27

60

MEM_A3

MEM_A2

27

60

MEM_A3

MEM_A2

27

60

MEM_A3

A2

A3

A2

A3

A2

A3

28

59

28

59

28

59

DQM2

DQM3

DQM2

DQM3

DQM2

DQM3

29

58

29

58

29

58

VDD

VSS

VDD

VSS

VDD

VSS

30

57

30

57

30

57

MEM_DQ32

NC

NC

MEM_DQ47

NC

NC

MEM_DQ64

NC

NC

MEM_DQ79

31

56

31

56

31

56

DQ16

DQ31

DQ16

DQ31

DQ16

DQ31

32

55

32

55

32

55

MEM_DQ33

VSSQ

VDDQ

MEM_DQ46

VSSQ

VDDQ

MEM_DQ65

VSSQ

VDDQ

MEM_DQ78

33

54

33

54

33

54

DQ17

DQ30

DQ17

DQ30

DQ17

DQ30

MEM_DQ34

34

53

MEM_DQ45

34

53

MEM_DQ66

34

53

MEM_DQ77

DQ18

DQ29

DQ18

DQ29

DQ18

DQ29

35

52

35

52

35

52

MEM_DQ35

VDDQ

VSSQ

MEM_DQ44

VDDQ

VSSQ

MEM_DQ67

VDDQ

VSSQ

MEM_DQ76

36

51

36

51

36

51

DQ19

DQ28

DQ19

DQ28

DQ19

DQ28

MEM_DQ36

37

50

MEM_DQ43

37

50

MEM_DQ68

37

50

MEM_DQ75

DQ20

DQ27

DQ20

DQ27

DQ20

DQ27

38

49

38

49

38

49

MEM_DQ37

VSSQ

VDDQ

MEM_DQ42

VSSQ

VDDQ

MEM_DQ69

VSSQ

VDDQ

MEM_DQ74

39

48

39

48

39

48

DQ21

DQ26

DQ21

DQ26

DQ21

DQ26

MEM_DQ38

40

47

MEM_DQ41

40

47

MEM_DQ70

40

47

MEM_DQ73

DQ22

DQ25

DQ22

DQ25

DQ22

DQ25

41

46

41

46

41

46

BS -- Bank Select

MEM_DQ39

VDDQ

VSSQ

MEM_DQ40

VDDQ

VSSQ

MEM_DQ71

VDDQ

VSSQ

MEM_DQ72

42

45

42

45

42

45

DQ23

DQ24

DQ23

DQ24

DQ23

DQ24

CS -- Chip Select

43

VDD

VSS

44

43

VDD

VSS

44

43

VDD

VSS

44

RAS -- Row Address Strobe

K4S643232C-TC/L10

K4S643232C-TC/L10

K4S643232C-TC/L10

C

CAS -- Column Address Strobe

WE -- Write Enable

DQM_L -- Lower Byte Data Qualifier

DQM_U -- Upper Byte Data Qualifier

(MEM_A11= =D_INA2_OVFL)

MEM_A[0..11]

(Address and Control bus)

MEM_DQM_L

MEM_WE_N

MEM_CAS_N

MEM_RAS_N

MEM_CS_N

MEM_CLK

MEM_BS

MEM_DQM_U

MEM_A11 -- Higher Bank Select (BA1)

+3VA

MEM_BS -- Lower Bank Select (BA0)

2 4 6 8

2 4 6 8

2 4 6 8

2 4 6 8

2 4 6 8

RP26

RP27

RP28

RP29

RP30

NC_RP

NC_RP

NC_RP

NC_RP

NC_RP

1 3 5 7

1 3 5 7

1 3 5 7

1 3 5 7

1 3 5 7

MEM_DQM_L

MEM_DQM_U

MEM_A0

B

MEM_A1

MEM_A2

MEM_A3

Test parts and resistors are located at the end of bus chain.

MEM_A4

MEM_A5

MEM_A6

All address and control signals must be routed in a daisy

MEM_A7

MEM_A8

chain, with the same trace length from RM1 to each SDRAM.

MEM_A9

Termination resistors values = (traces impedance) x 2

MEM_A10

MEM_A11

MEM_BS

MEM_CS_N

MEM_WE_N

MEM_RAS_N

MEM_CAS_N

MEM_CLK

2 4 6 8

2 4 6 8

2 4 6 8

2 4 6 8

2 4 6 8

RP31

RP32

RP33

RP34

RP35

VDD - Input buffers and the

NC_RP

NC_RP

NC_RP

NC_RP

NC_RP

1 3 5 7

1 3 5 7

1 3 5 7

1 3 5 7

1 3 5 7

core supply

+3VA

+ C95

C96

C97

C98

C99

C100

C101

C102

C103

10UF/16

0.1UF

0.1UF

0.1UF

0.1UF

0.1UF

0.1UF

0.1UF

0.1UF

A

L7

VDD - Output buffers

Z1000/100MHZ

Benq Corporation

+3VA

+3VB_MEM

+ C105

Project Code

Model Name

OEM/ODM Model Name

C104

C106

C107

C108

C109

C110

C111

C112

C113

C114

C115

C116

C117

C118

C119

C120

C121

99.J5877.001

HT720G

NA

0.1UF

10UF/16

0.1UF

0.1UF

0.1UF

0.1UF

0.1UF

0.1UF

0.1UF

0.1UF

0.1UF

0.1UF

0.1UF

0.1UF

0.1UF

0.1UF

0.1UF

0.1UF

Title

MAIN BOARD

Size

PCB P/N

PCB Rev. Document Number

Rev.

<Size>

48.J5801.S02

S02

99.J5877.R22-C3-304-001

0

Date: Thursday, January 16, 2003

Sheet

10 o f 10

Prepared By

Reviewed By

Approved By

ANGEL HU

COLIN CHANG

BEN CHEN

5

4

3

2

1