Intel 8051 manual · t1

Page 15

- ~-~,-~-------=----c---:

8051 Architectural Specification and Functional Description

· t1:

r--

 

 

 

 

 

~~~Ui'.r

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

I ~

ri PARITY,

I

-

 

I/t--

 

 

 

 

Q

 

 

 

 

Ip

lr

 

I~

 

 

 

 

a:

CY I AC I FO I RS11RSOI OV I

 

 

 

 

 

 

 

 

 

 

w

 

 

 

 

 

 

 

 

 

 

0

 

 

A

 

 

 

 

 

 

 

 

 

 

 

U

 

 

 

 

 

 

 

 

 

 

 

 

 

 

w

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Q

 

 

B

 

 

ROTATE CONTROLP

 

 

 

 

 

'"

 

 

 

 

 

 

 

 

a:

 

 

IPC

 

 

 

 

 

 

 

 

 

 

w

 

 

 

 

INTERRUP

 

 

 

 

 

 

 

w

'"a:

 

 

 

 

 

-

 

 

 

 

 

Q

Q

 

 

 

 

 

CONTROL r-

 

 

 

 

 

0

Q

 

 

IEC

 

 

 

 

 

 

 

u

<:(

 

 

 

 

 

 

 

 

 

 

 

 

 

w

a:

 

 

 

 

 

SERIAL

 

 

 

 

 

 

 

Q

~ ...

 

 

SBUF

 

 

 

 

 

 

 

 

 

 

w

 

 

 

 

 

I---

 

 

 

 

 

'"

'"

 

 

 

 

 

PORT

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

a:

-V aw

 

 

 

 

 

 

 

 

 

 

 

 

 

w

 

 

SCON

 

 

 

 

 

 

 

 

 

Q

a:

 

 

 

 

 

 

 

 

 

 

 

 

 

Q

z

 

 

TH1

 

 

 

 

 

 

 

 

 

 

<:(

 

 

 

 

 

 

 

 

 

 

 

 

>-

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

a:

i=

 

 

TL1

 

 

 

 

 

 

 

 

 

 

0

U

 

 

 

 

 

 

 

 

 

 

 

 

 

:I

z

 

 

THO

 

 

 

 

 

 

 

 

 

 

w

...

 

 

 

 

 

 

 

 

 

 

 

 

:I

:l

 

 

 

 

 

 

 

 

 

 

 

 

 

 

...

 

 

TLO

 

 

TIMER

 

 

 

 

 

 

 

:I

<:(

 

 

 

 

CONTROL f4

 

 

 

 

 

 

<:(

U

 

 

 

 

 

 

 

 

 

 

 

 

 

a:

w

 

 

 

 

 

 

 

 

 

 

 

 

 

Cl

Q.

 

 

TMOD

 

 

 

 

 

 

 

 

 

0

'"

 

 

 

 

 

 

 

 

 

 

a:

 

 

 

 

 

 

 

 

 

 

 

 

Q.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TCON

 

 

 

 

 

 

 

 

 

 

 

 

 

DPH

 

 

I'\,

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DPL

 

 

V

 

 

 

~

'\.7

 

 

 

 

 

 

 

 

 

 

 

 

 

 

SP

 

 

 

 

 

 

~

Q

 

 

128·8

 

 

 

 

 

PROGRAM CONTROL

---

 

 

 

 

 

 

 

V

a:

 

 

 

 

 

 

 

 

 

 

 

w

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

 

 

RAM

 

 

 

 

 

 

 

PCH

 

 

 

U

 

 

 

 

 

 

 

 

 

 

 

 

 

 

w

f-------------

 

 

 

 

 

PCL

 

 

 

Q

 

 

 

 

 

 

 

 

 

 

REGISTER BANK 3

 

 

 

 

 

 

 

 

 

 

:) '"a: f-------------

 

 

 

 

 

 

 

 

 

w

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Q

 

REGISTER BANK 2

 

 

 

 

 

 

 

 

 

 

~

f------------REGISTER BANK 1

 

 

 

i

 

CONTROL

 

 

 

:I

f-------------

 

 

 

 

PLA

 

 

 

<:(

 

 

 

 

 

 

 

a:

 

REGISTER BANK 0

 

 

 

 

 

 

 

 

 

 

 

 

DRIVERS

 

 

 

 

 

CONTROL

 

 

 

 

 

 

 

 

 

 

 

ENGINE

 

Iv

 

 

 

 

~~

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

INSTRUCTION

 

VL

 

 

 

 

 

 

 

 

 

 

 

 

DECODER

 

 

 

~"r

 

 

 

'"

~

 

 

/~

 

'"'';.

 

 

 

 

 

 

~L

 

 

CIRCUITRY

q

 

~

,/,

 

 

 

J~

rr

l},

t

+

 

 

 

 

 

 

 

 

&

 

 

 

 

 

 

 

 

 

 

 

osc

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TIMING

 

 

 

 

I

I

I

 

I

 

I

 

1

r

x

X

E

A

P

D

 

 

 

 

 

 

 

PORTO0

T

T

A

L

S

 

 

 

 

 

 

 

A

A

/

E

E

 

PORT 3

 

PORT2

 

L

L

V

/

N

PORT 1

 

D

 

D

1

2

D

P

 

 

 

 

 

 

 

 

 

 

 

 

 

D

R

 

 

 

 

 

 

 

 

 

 

 

 

 

 

o

 

 

 

 

 

 

 

 

 

 

 

G

4K ·8 NONE (8031) ROM (8051V EPROM (87511

DRIVERS

~~

I

~

17- ~

R V V

S C S

T C S

/

V

P

D

Figure 2.11. 8051 Family Functional Block Diagram

AFN-01488A-14

10

Image 15
Contents Architectural Specification ICE SINGLE-COMPONENT 8-BIT Microcomputer Architectural Specification and Functional DescriptionContents Architectural Overview Abstract Intelscomplete Line of SINGLE-CHIP MicrocomputersEnhancing the 8048 ARCHITEC- Ture for the 80s MACRO-VIEW of the 8051 Archi Tecture On-Chip Peripheral Functions Architectural Speciffcation ancrFunctionaJ DescrlpfionRequest Microcomputer Expansion Components Ii~O,.R~~~~~~ ~ J -r-r ~r~ r =fJ ~~~--------~--~--~---I~ Architectural Specification and Functional DescriptionInstruction Decoder Program CounterInternal Data Memory · t1 Boolean Processor Arithmetic SectionProgramControl Section Oscillator and Timing CircuitryParallel I/O Ports Operand Addressing~~143 136 ~ Data Transfer Operations Data Manipulation18. External Data Memory Move Operations Logic Operations21. Internal Data Memory Logic Operations Arithmetic OperationsREGplSCTER 14e--I-~--I~IMMEDArE,.j Organization of the Instruction Set Instruction SeT What the Instruction Set IsData Transfer Control Transfer 33.A Operand Addressing Modes Operand Addressing Modes & Associated OperationsMOV Interrupt SystemTFI TCON.7 External Interrupts Ports and I/O PinsAccessing External Memory TsU~l ArcnneCtural specification and Functional Description Accessing External Memory-Opera- tion of PortsAccessing External Memory-Bus Cycle Timing CDV TIMER/COUNTER Timer/Counter Mode SelectionConfiguring the Timer/Counter Input Serial Channel 47. Uart Interfacing Technique SCON.O Operating ModesUart Error Conditions Serial FrameTransmission Rate Generation Power Down Standby Operation of Internal RAM Processor Reset and InitializationEprom Programming Vee RSTNpD 8051 Instruction SET Summary Instructions That Affect Flag SettingsAll mnemonics copyrighted@ Intel Corporation