Clevo D900F DDR3 Channel A SO-DIMM0, B.Schematic Diagrams, ChannelA, CLK0/space/CLK1, MS8.5 / 5

Schematic Diagrams

DDR3 Channel A SO-DIMM_0

B.Schematic Diagrams

Sheet 7 of 47

DDR3 Channel A

SO-DIMM_0

ChannelA

M_ MAA_A0

98

JD IMM1A

5

M_D ATA_A0

J DI MM1B

ChannelA

M_ MAA_A1

97

A0

DQ

0

7

M_D ATA_A1

SO-DIMM0

M_ MAA_A5

91

A4

DQ

4

6

M_D ATA_A5

76

VDD1

VSS16

48

M_DATA_A[63: 0]

M_ MAA_A2

96

A1

DQ

1

15

M_D ATA_A2

1.5V

M_DATA_ A[63:0]

2

M_ MAA_A3

95

A2

DQ

2

17

M_D ATA_A3

M_ MAA_A4

92

A3

DQ

3

4

M_D ATA_A4

75

44

M _C B_E CC _A[ 7: 0]

A5

DQ

5

VDD2

VSS17

M_ MAA_A6

90

16

M_D ATA_A6

81

49

M_ MAA_A7

86

A6

DQ

6

18

M_D ATA_A7

82

VDD3

VSS18

54

Layout Note:

M_ MAA_A9

85

A7

DQ

7

23

M_D ATA_A9

88

VDD4

VSS19

60

M_DQS_A_D P[7: 0]

M_DQS_A_DP[ 7: 0]

2

A8

DQ

8

VDD5

VSS20

CLK0/space/CLK_1

M_ MAA_A8

89

A9

DQ

9

21

M_D ATA_A8

3VS

VD DSPDA

87

VDD6

VSS21

55

M_ MAA_A11

84

35

M_D ATA_A11

94

65

M_DQS_A_D N[ 7:0]

A10/AP

DQ1

0

VDD7

VSS22

M_ MAA_A10

107

33

M_D ATA_A10

93

61

MS:8.5 / 5 / 8.5

M_ MAA_A13

119

A11

DQ1

1

24

M_D ATA_A13

NC3

10 0

VDD8

VSS23

71

M_DQS_A_DN [7:0]

2

A12/BC #

DQ1

2

VDD9

VSS24

SL: 4 / 4 / 4

M_ MAA_A12

83

22

M_D ATA_A12

99

66

A13

DQ1

3

VDD1 0

VSS25

M_ MAA_A14

80

34

M_D ATA_A14

10 5

72

M_ MAA_A15

78

A14

DQ1

4

36

M_D ATA_A15

10 6

VDD1 1

VSS26

127

A15

DQ1

5

39

M_D ATA_A16

11 1

VDD1 2

VSS27

128

M_MAA_A[ 15:0]

M_MAA_A[15:0]

3

M_ SBS_A0

109

DQ1

6

41

M_D ATA_A17

NC_04

11 2

VDD1 3

VSS28

133

M_ SBS_A1

108

BA0

DQ1

7

51

M_D ATA_A18

11 7

VDD1 4

VSS29

134

D IM0

C HA

C HB

C HC

M_ SBS_A2

79

BA1

DQ1

8

53

M_D ATA_A19

11 8

VDD1 5

VSS30

138

M_SBS_A[2 :0 ]

M_SBS_A[ 2:0 ]

3

BA2

DQ1

9

VDD1 6

VSS31

M_ SCS_A_N0

114

40

M_D ATA_A20

12 3

139

M_ SCS_A_N1

121

S0#

DQ2

0

42

M_D ATA_A21

VD DSPDA

12 4

VDD1 7

VSS32

144

S A0

Low

Lo w

Hi gh

CK_M_C H0_0_ DP

101

S1#

DQ2

1

50

M_D ATA_A22

20 mil s tra ce

VDD1 8

VSS33

145

M_SCKE_A[ 1: 0]

M_SC KE_A[1: 0]

3

C K0

DQ2

2

VSS34

CK_M_C H0_0_ DN

103

52

M_D ATA_A23

19 9

VDDSPD

150

CK_M_C H0_1_ DP

102

C K0 #

DQ2

3

57

M_D ATA_A24

VSS35

151

S A1

Low

Hig h

L ow

CK_M_C H0_1_ DN

104

C K1

DQ2

4

59

M_D ATA_A25

C449

C 448

Z070 1

77

NC 1

VSS36

155

M_OD T_A[ 1: 0]

M_ODT_A[1:0]

3

C K1 #

DQ2

5

VSS37

M_ SCKE_A0

73

67

M_D ATA_A26

Z070 2

12 2

156

M_ SCKE_A1

74

C KE0

DQ2

6

69

M_D ATA_A27

Z070 3

12 5

NC 2

VSS38

161

M_ CAS_A_N

115

C KE1

DQ2

7

56

M_D ATA_A28

2.2U

_16V_X5R _06

.1 U_1 0V_ X7R _04

NC TEST

VSS39

162

M_ RAS_A_N

110

C AS#

DQ2

8

58

M_D ATA_A29

PM_EXTTS_DD R#

19 8

VSS40

167

M_ WE_A_N

113

R AS#

DQ2

9

68

M_D ATA_A30

DD R0_DRAMRST

30

EVEN T#

VSS41

168

SA0_DIM0

197

W E#

DQ3

0

70

M_D ATA_A31

RESET#

VSS42

172

C K_M_CH0 _0_DP

CK_M_CH 0_0_D P

3

SA1_DIM0

201

SA0

DQ3

1

129

M_D ATA_A32

VSS43

173

C K_M_CH0 _0_DN

SCLK

202

SA1

DQ3

2

131

M_D ATA_A33

1

VREF_D Q

VSS44

178

CK_M_CH 0_0_D N

3

SDATA

200

SCL

DQ3

3

141

M_D ATA_A34

D IMM_C A_VREF_A

12 6

VSS45

179

C K_M_CH0 _1_DP

CK_M_CH 0_1_D P

3

R46

R45

SDA

DQ3

4

143

M_D ATA_A35

VREF_C A

VSS46

184

C K_M_CH0 _1_DN

M_ OD T_A0

116

DQ3

5

130

M_D ATA_A36

VSS47

185

CK_M_CH 0_1_D N

3

10K_04

10K_04

M_ OD T_A1

120

ODT0

DQ3

6

132

M_D ATA_A37

2

VSS1

VSS48

189

ODT1

DQ3

7

140

M_D ATA_A38

3

VSS49

190

R43

0_04

Z0704

11

DQ3

8

142

M_D ATA_A39

8

VSS2

VSS50

195

M_RAS_A_N

D M0

DQ3

9

VSS3

VSS51

M_R AS_A_N 3

R50

0_

04

Z0705

28

147

M_D ATA_A40

9

196

M_CAS_A_N

D M1

DQ4

0

VSS4

VSS52

M_C AS_A_N

3

R49

0_04 Z0706

46

149

M_D ATA_A41

13

M_WE_ A_N

M_W E_A_N

3

D M2

DQ4

1

VSS5

R48

0_04 Z0707

63

157

M_D ATA_A42

14

D M3

DQ4

2

VSS6

R52

0_04 Z0708

136

159

M_D ATA_A43

19

D M4

DQ4

3

VSS7

0. 75V

R44

0_04 Z0709

153

146

M_D ATA_A44

20

D M5

DQ4

4

VSS8

M_SCS_A_N0

R51

0_04 Z0710

170

148

M_D ATA_A45

25

M_SC S_A_N0

3

D M6

DQ4

5

VSS9

203

R47

0_04

Z0711

187

158

M_D ATA_A46

26

M_SCS_A_N1

D M7

DQ4

6

160

M_D ATA_A47

31

VSS10

VTT1

204

M_SC S_A_N1

3

M_ DQS_ A_DP0

12

D QS0

DQ4

7

163

M_D ATA_A48

32

VSS11

VTT2

M_ DQS _A _DP 8

M_ DQS_ A_DP1

29

DQ4

8

165

M_D ATA_A49

37

VSS12

GND 1

M_ DQS _A _DN 8

D QS1

DQ4

9

VSS13

G1

M_ DQS_ A_DP2

47

175

M_D ATA_A50

38

GND 2

M_ DQS_ A_DP3

64

D QS2

DQ5

0

177

M_D ATA_A51

43

VSS14

G2

D DR0_D RAMR ST

DDR 0_D RAMR ST

3

X5 8

? ? ? ?

M_ DQS_ A_DP4

137

D QS3

DQ5

1

164

M_D ATA_A52

VSS15

PM_EXTTS_D DR#

M_ DQS_ A_DP5

154

D QS4

DQ5

2

166

M_D ATA_A53

D DR 3_SODIMM0_204P

PM_EXTTS_DD R#

8 ,9

?

?

? E CC ? ?

,

D QS5

DQ5

3

?

?

DM ? ?

?

? ? O K

M_ DQS_ A_DP6

171

174

M_D ATA_A54

M_ DQS_ A_DP7

188

D QS6

DQ5

4

176

M_D ATA_A55

D QS7

DQ5

5

181

M_D ATA_A56

SC LK

SC LK

8, 9, 12, 16 ,18,19,3 2

M_ DQS_ A_DN 0

10

DQ5

6

183

M_D ATA_A57

SD ATA

M_ DQS_ A_DN 1

27

D QS0#

DQ5

7

191

M_D ATA_A58

SDATA

8,9, 12 ,1 6,18, 19, 32

M_ DQS_ A_DN 2

45

D QS1#

DQ5

8

193

M_D ATA_A59

M_ DQS_ A_DN 3

62

D QS2#

DQ5

9

180

M_D ATA_A60

M_ DQS_ A_DN 4

135

D QS3#

DQ6

0

182

M_D ATA_A61

M_ DQS_ A_DN 5

152

D QS4#

DQ6

1

192

M_D ATA_A62

M_ DQS_ A_DN 6

169

D QS5#

DQ6

2

194

M_D ATA_A63

M_ DQS_ A_DN 7

186

D QS6#

DQ6

3

D QS7#

DD R3_ SODI MM0 _2 04P

1.5V

R41

15m il s t rac e

Fro m

pow er 0. 75 V

1 K_1%_0 4

34m il s s pac in g

0 .75V

D IMM_C A_VREF_A

R42

C54

C1 05

C 84

C106

C91

1 K_1%_0 4

. 1U_10V_ X7R_04

4. 7U_6. 3V_0 6

4.7U_6.3V_06

.1U _1 0V_X7R_04

. 1U_ 10V_X7R_04

CLOSE TO SO-DIMM_0

8,9,40

0. 75V

4,5 ,8,9,40,43

1. 5V

8,9,12,13, 15. .30, 32, 39,41,43

3VS

1.5V

+

C475

C71

C 73

C471

C86

C470

C 472

C468

C46 7

C 452

C77

C 88

C7 5

100U _6.3V_B

1 0U_ 10V_08

10U_10V_08

10U_10 V_ 08

10U_10V_08

10U_10V_08

*1 0u_10 V_0 8

. 1U_

10V_X7R_04

. 1U _10V_X7 R_04

1 U_6 .3 V_04

.01U_16V_X7 R_04

.1U_10V_X7R _04

.1 U_10V_ X7R _0 4

B - 8 DDR3 Channel A SO-DIMM_0