Cypress CY7C1382DV25, CY7C1382FV25 manual Logic Block Diagram CY7C1380DV25/CY7C1380FV25 3 512K x

						CY7C1380DV25, CY7C1380FV25
						CY7C1382DV25, CY7C1382FV25
Logic Block Diagram – CY7C1380DV25/CY7C1380FV25 [3] (512K x 36)
A0, A1, A		ADDRESS
		REGISTER		2	A[1:0]
MODE
ADV					Q1
CLK				BURST
			COUNTER
			CLR	AND	Q0
ADSC				LOGIC
ADSP
		DQ D , DQP D			DQ D ,DQP D
BW D		BYTE			BYTE
		WRITE REGISTER			WRITE DRIVER
		DQ C , DQP C			DQ C , DQP C
BW C		BYTE			BYTE				OUTPUT
		WRITE REGISTER			WRITE DRIVER	MEMORY	SENSE	OUTPUT		D Q s
									BUFFERS
						ARRAY		REGISTERS
					DQ B , DQP B		AMPS		E	DQP A
		DQ B , DQP B
										DQP B
BW B		BYTE			BYTE
										DQP C
					WRITE DRIVER
		WRITE REGISTER
										DQP D
		DQ A , DQP A			DQ A , DQP A
					BYTE
BW A		BYTE
					WRITE DRIVER
BWE		WRITE REGISTER
GW										INPUT
		ENABLE	PIPELINED							REGISTERS
CE	1	REGISTER
			ENABLE
CE	2
CE 3
OE
ZZ		SLEEP
		CONTROL
Logic Block Diagram – CY7C1382DV25/CY7C1382FV25 [3] (1M x 18)

A0, A1, A	ADDRESS
	REGISTER
		2
ADV		BURST	Q1
CLK		COUNTER AND
		LOGIC
ADSC
	DQ B, DQP B		DQ B, DQP B
			WRITE DRIVER
BW B	WRITE REGISTER					OUTPUT	DQs
					OUTPUT
			MEMORY	SENSE
						BUFFERS	DQP A
			ARRAY				DQP B
	DQ A,DQP A		DQ A,DQP A
BW A			WRITE DRIVER
	WRITE REGISTER
BWE							INPUT
GW
	ENABLE
CE 1		PIPELINED
	REGISTER
CE2			ENABLE
CE3
OE
ZZ	SLEEP
	CONTROL
Note:
3. CY7C1380F and CY7C1382F have only 1 Chip Enable (CE1).

Document #: 38-05546 Rev. *E Page 2 of 29

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