CY7C1310BV18, CY7C1910BV18
CY7C1312BV18, CY7C1314BV18
Switching Characteristics
Over the Operating Range [20, 21]
| Cypress | Consortium |
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| Description | 250 MHz | 200 MHz | 167 MHz | Unit | ||||||||||||||||||||||||||
Parameter | Parameter |
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| Min | Max | Min | Max | Min | Max | ||||||||||||||||||||||||||
t | POWER |
| V (Typical) to the First Access [22] | 1 |
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| ms | |||||||||||||||||||||||||||||||||||||
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| DD |
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tCYC | tKHKH | K Clock and C Clock Cycle Time | 4.0 | 8.4 | 5.0 | 8.4 | 6.0 | 8.4 | ns | ||||||||||||||||||||||||||||||||||||||
tKH | tKHKL |
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Input Clock (K/K | and C/C) HIGH | 1.6 | – | 2.0 | – | 2.4 | – | ns | |||||||||||||||||||||||||||||||||||||||
tKL | tKLKH |
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Input Clock (K/K | and C/C) LOW | 1.6 | – | 2.0 | – | 2.4 | – | ns | |||||||||||||||||||||||||||||||||||||||
tKHKH | tKHKH | K Clock Rise to |
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| Clock Rise and C to |
| Rise | 1.8 | – | 2.2 | – | 2.7 | – | ns | |||||||||||||||||||||||||||||||||
K | C | ||||||||||||||||||||||||||||||||||||||||||||||
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| (rising edge to rising edge) |
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tKHCH | tKHCH |
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K/K | Clock Rise to C/C Clock Rise (rising edge to rising edge) | 0 | 1.8 | 0 | 2.2 | 0 | 2.7 | ns | |||||||||||||||||||||||||||||||||||||||
Setup Times |
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tSA | tAVKH | Address Setup to K Clock Rise | 0.35 | – | 0.4 | – | 0.5 | – | ns | ||||||||||||||||||||||||||||||||||||||
tSC | tIVKH | Control Setup to K Clock Rise |
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| 0.35 | – | 0.4 | – | 0.5 | – | ns | |||||||||||||||||||||||
(RPS, | WPS) | ||||||||||||||||||||||||||||||||||||||||||||||
tSCDDR | tIVKH |
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DDR Control Setup to Clock (K/K) |
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| Rise | 0.35 | – | 0.4 | – | 0.5 | – | ns | |||||||||||||||||||||||||||||||||||||
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| (BWS0, BWS1, BWS3, BWS4) |
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tSD [23] | tDVKH |
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| Rise | 0.35 | – | 0.4 | – | 0.5 | – | ns | |||||||||||||||||
D[X:0] Setup to Clock (K/K) | |||||||||||||||||||||||||||||||||||||||||||||||
Hold Times |
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tHA | tKHAX | Address Hold after K Clock Rise | 0.35 | – | 0.4 | – | 0.5 | – | ns | ||||||||||||||||||||||||||||||||||||||
tHC | tKHIX | Control Hold after K Clock Rise |
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| 0.35 | – | 0.4 | – | 0.5 | – | ns | |||||||||||||||||||||||||
(RPS, | WPS) | ||||||||||||||||||||||||||||||||||||||||||||||
tHCDDR | tKHIX |
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| Clock |
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| Rise | 0.35 | – | 0.4 | – | 0.5 | – | ns | |||||||||||||||||
DDR Control Hold after | (K/K) | ||||||||||||||||||||||||||||||||||||||||||||||
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| (BWS0, BWS1, BWS3, BWS4) |
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tHD | tKHDX |
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| Rise | 0.35 | – | 0.4 | – | 0.5 | – | ns | |||||||||||||||||
D[X:0] Hold after Clock (K/K) | |||||||||||||||||||||||||||||||||||||||||||||||
Output Times |
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tCO | tCHQV | C/C | Clock Rise (or K/K | in Single Clock Mode) to Data Valid | – | 0.45 | – | 0.45 | – | 0.50 | ns | ||||||||||||||||||||||||||||||||||||
tDOH | tCHQX |
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| Clock Rise | – | – | – | ns | |||||||||||||
Data Output Hold after Output C/C | |||||||||||||||||||||||||||||||||||||||||||||||
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| (Active to Active) |
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tCCQO | tCHCQV |
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| Clock Rise to Echo Clock Valid | – | 0.45 | – | 0.45 | – | 0.50 | ns | |||||||||||||||||||||||||||||||||||
C/C | |||||||||||||||||||||||||||||||||||||||||||||||
tCQOH | tCHCQX |
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| Clock Rise | – | – | – | ns | |||||||||||||||||||||
Echo Clock Hold after C/C | |||||||||||||||||||||||||||||||||||||||||||||||
tCQD | tCQHQV | Echo Clock High to Data Valid | – | 0.30 | – | 0.35 | – | 0.40 | ns | ||||||||||||||||||||||||||||||||||||||
tCQDOH | tCQHQX | Echo Clock High to Data Invalid | – | – | – | ns | |||||||||||||||||||||||||||||||||||||||||
tCHZ | tCHQZ |
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| Rise to |
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Clock (C/C) | – | 0.45 | – | 0.45 | – | 0.50 | ns | ||||||||||||||||||||||||||||||||||||||||
tCLZ | tCHQX1 |
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| Rise to |
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Clock (C/C) | – | – | – | ns | |||||||||||||||||||||||||||||||||||||||||||
DLL Timing |
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tKC Var | tKC Var | Clock Phase Jitter | – | 0.20 | – | 0.20 | – | 0.20 | ns | ||||||||||||||||||||||||||||||||||||||
tKC lock | tKC lock | DLL Lock Time (K, C) | 1024 | – | 1024 | – | 1024 | – | Cycles | ||||||||||||||||||||||||||||||||||||||
tKC Reset | tKC Reset | K Static to DLL Reset | 30 | – | 30 | – | 30 | – | ns |
Notes
21.When a part with a maximum frequency above 167 MHz is operating at a lower clock frequency, it requires the input timing of the frequency range in which it is being operated and outputs data with the output timings of that frequency range.
22.This part has a voltage regulator internally; tPOWER is the time that the power is supplied above VDD minimum initially before a read or write operation is initiated.
23.For D2 data signal on CY7C1910BV18 device, tSD is 0.5 ns for 200 MHz, and 250 MHz frequencies.
24.tCHZ, tCLZ, are specified with a load capacitance of 5 pF as in part (b) of AC Test Loads and Waveforms. Transition is measured ±100 mV from steady state voltage.
25.At any voltage and temperature tCHZ is less than tCLZ and tCHZ less than tCO.
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