Cypress CY7C1387DV25, CY7C1387FV25 manual Logic Block Diagram CY7C1386DV25/CY7C1386FV25 3 512K x

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CY7C1386DV25, CY7C1386FV25

 

 

 

 

 

CY7C1387DV25, CY7C1387FV25

Logic Block Diagram – CY7C1386DV25/CY7C1386FV25 [3] (512K x 36)

 

 

 

A0,A1,A

ADDRESS

 

 

 

 

 

 

 

REGISTER

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MODE

 

2

A[1:0]

 

 

 

 

 

 

 

 

 

 

 

 

ADV

 

BURST

Q1

 

 

 

 

CLK

 

COUNTER AND

 

 

 

 

 

 

 

LOGIC

 

 

 

 

 

 

 

CLR

 

Q0

 

 

 

 

ADSC

 

 

 

 

 

 

 

 

ADSP

 

 

 

 

 

 

 

 

 

DQ D, DQP D

 

 

DQ D, DQP D

 

 

 

 

BW D

BYTE

 

 

BYTE

 

 

 

 

 

WRITE REGISTER

 

 

WRITE DRIVER

 

 

 

 

 

DQ c,DQP C

 

 

DQ c,DQP C

MEMORY

 

 

 

BW C

BYTE

 

 

BYTE

 

OUTPUT

 

 

WRITE REGISTER

 

 

WRITE DRIVER

ARRAY

OUTPUT

DQs

 

 

 

SENSE

BUFFERS

 

 

 

 

 

REGISTERS

 

 

 

 

DQ B ,DQP B

AMPS

E

DQP A

 

DQ B ,DQP B

 

 

 

 

 

 

 

 

DQP B

BW B

BYTE

 

 

BYTE

 

 

 

 

 

 

 

 

DQP C

 

 

WRITE DRIVER

 

 

 

 

WRITE REGISTER

 

 

 

 

 

 

 

 

 

 

 

DQP D

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQ A, DQP A

 

 

DQ A, DQP A

 

 

 

 

 

 

 

BYTE

 

 

 

 

BW A

BYTE

 

 

 

 

 

 

 

 

WRITE DRIVER

 

 

 

 

BWE

WRITE REGISTER

 

 

 

 

 

 

 

 

 

 

 

 

 

GW

 

 

 

 

 

 

 

INPUT

ENABLE

PIPELINED

 

 

 

 

REGISTERS

CE 1

REGISTER

 

 

 

 

 

CE 2

ENABLE

 

 

 

 

 

 

 

 

 

 

 

 

 

CE 3

 

 

 

 

 

 

 

 

OE

 

 

 

 

 

 

 

 

ZZ

CONTROL

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Logic Block Diagram – CY7C1387DV25/CY7C1387FV25 [3] (1M x 18)

 

 

 

A0, A1, A

 

ADDRESS

 

 

 

 

 

 

 

 

REGISTER

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MODE

 

 

2

A[1:0]

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ADV

 

 

BURST

Q1

 

 

 

 

 

CLK

 

 

 

 

 

 

 

 

 

COUNTER AND

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CLR

 

Q0

 

 

 

 

 

ADSC

 

 

 

 

 

 

 

 

 

ADSP

 

 

 

 

 

 

 

 

 

 

 

DQ B, DQP B

 

DQ B , DQP B

 

 

 

 

 

 

 

 

BYTE

 

 

 

 

 

BW B

BYTE

 

 

 

 

OUTPUT

OUTPUT

DQs,

WRITE REGISTER

 

 

 

SENSE

 

 

 

 

MEMORY

REGISTERS

BUFFERS

DQP A

 

 

 

 

 

AMPS

 

 

DQ A , DQP

 

DQ A, DQP A

ARRAY

 

 

E

DQP B

 

 

 

 

 

 

BW A

BYTE

 

BYTE

 

 

 

 

 

 

 

 

 

 

 

 

WRITE REGISTER

 

 

 

 

 

 

 

BWE

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

INPUT

 

 

 

 

 

 

 

 

 

CE

1

ENABLE

PIPELINED

 

 

 

 

REGISTERS

REGISTER

 

 

 

 

 

CE

2

 

 

 

 

 

 

 

ENABLE

 

 

 

 

 

CE 3

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

OE

 

 

 

 

 

 

 

 

 

 

SLEEP

 

 

 

 

 

 

 

 

 

CONTROL

 

 

 

 

 

 

 

Note

 

 

 

 

 

 

 

 

 

3. CY7C1386FV25 and CY7C1387FV25 have only 1 chip enable (CE1).

 

 

 

 

 

Document Number: 38-05548 Rev. *E

 

 

 

 

 

 

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Contents 250 MHz 200 MHz 167 MHz Unit FeaturesSelection Guide Cypress Semiconductor CorporationLogic Block Diagram CY7C1386DV25/CY7C1386FV25 3 512K x Logic Block Diagram CY7C1387DV25/CY7C1387FV25 3 1M xCY7C1387DV25 1M x Pin ConfigurationsCY7C1386DV25 512K X Pin Configurations Ball BGA 1 Chip Enable Pin Configurations Ball Fbga Pinout 3 Chip Enable Name Description Power supply inputs to the core of the devicePin Definitions Byte write select inputs, active LOW. Qualified withFunctional Overview Interleaved Burst Address Table Mode = Floating or VDD Linear Burst Address Table Mode = GNDOperation Add. Used ZZ Mode Electrical CharacteristicsParameter Description Test Conditions Min Max Unit Function CY7C1386DV25/CY7C1386FV25 Partial Truth Table for Read/Write 5Truth Table for Read/Write 5 Function CY7C1387DV25/CY7C1387FV25Ieee 1149.1 Serial Boundary Scan Jtag TAP Controller State DiagramTAP Controller Block Diagram Instruction Register TAP Instruction SetTAP Timing BypassTAP AC Output Load Equivalent TAP AC Switching CharacteristicsTAP AC Test Conditions Parameter Description Min Max Unit ClockIdentification Codes Identification Register DefinitionsScan Register Sizes Register Name Bit SizeBall BGA Boundary Scan Order 14 Bit # Ball IDA11 Operating Range Electrical CharacteristicsMaximum Ratings Range AmbientAC Test Loads and Waveforms CapacitanceThermal Resistance PackageParameter Description 250 MHz 200 MHz 167 MHz Unit Min Max Switching CharacteristicsSetup Times Output TimesSwitching Waveforms Read Cycle TimingWrite Cycle Timing 26 AdscRead/Write Cycle Timing 26, 28 ZZ Mode Timing 30 DON’T CareOrdering Information CY7C1387DV25-250BZXI Document Number 38-05548 Rev. *E Package Diagrams Pin Plastic Quad Flat pack 14 x 20 x 1.4 mmBall BGA 14 x 22 x 2.4 mm Soldernotespad Type NON-SOLDER Mask Defined Nsmd Issue Date Orig. Description of Change Document History