Cypress CY7C1386DV25, CY7C1386FV25, CY7C1387DV25, CY7C1387FV25 CY7C1386DV25, CY7C1386FV25 CY7C1387DV25, CY7C1387FV25

CY7C1386DV25, CY7C1386FV25
CY7C1387DV25, CY7C1387FV25
Document Number: 38-05548 Rev. *E Page 2 of 30
Logic Block Diagram – CY7C1386DV25/CY7C1386FV25 [3] (512K x 36)
Logic Block Diagram – CY7C1387DV25/CY7C1387FV25 [3] (1M x 18)
ADDRESS
REGISTER
ADV
CLK
BURST
COUNTER AND
LOGIC
CLR
Q1
Q0
ADSP
ADSC
MODE
BW
D
BW
C
BW B
BW
A
BWE
GW
CE
1
CE
2
CE 3
OE
DQ D, DQP D
BYTE
WRITE REGISTER
DQ
c
,DQP
C
BYTE
WRITE REGISTER
DQ B ,DQP B
BYTE
WRITE REGISTER
DQ A, DQP A
BYTE
WRITE REGISTER
ENABLE
REGISTER PIPELINED
ENABLE
OUTPUT
REGISTERS
SENSE
AMPS
MEMORY
ARRAY
OUTPUT
BUFFERS
DQ
A,
DQP
A
BYTE
WRITE DRIVER
DQ
B
,DQP
B
BYTE
WRITE DRIVER
DQ c ,DQP C
BYTE
WRITE DRIVER
DQ D, DQP D
BYTE
WRITE DRIVER
INPUT
REGISTERS
A0,A1,A
A[1:0]
CONTROL
ZZ
E
2
DQs
DQP
A
DQP
B
DQP C
DQP D
ADDRESS
REGISTER
ADV
CLK BURST
COUNTER AND
CLR
Q1
Q0
ADSC
BW
B
BW A
CE 1
DQ
B,
DQP
B
BYTE
WRITE REGISTER
DQ
A ,
DQP
BYTE
WRITE REGISTER
ENABLE
REGISTER
OE
SENSE
AMPS
MEMORY
ARRAY
ADSP
2A
[1:0]
MODE
CE
2
CE 3
BWE
PIPELINED
ENABLE
DQ
s,
DQP
A
DQP
B
OUTPUT
REGISTERS
INPUT
REGISTERS
E
OUTPUT
BUFFERS
DQ B , DQP B
BYTE
DQ
A,
DQP
A
BYTE
SLEEP
CONTROL
A0, A1, A
Note
3. CY7C1386FV25 and CY7C1387FV25 have only 1 chip enable (CE1).
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