Cypress CY7C1360C, CY7C1362C CY7C1360C CY7C1362C

CY7C1360C
CY7C1362C
Document #: 38-05540 Rev. *H Page 2 of 31
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Selection Guide
250 MHz 200 MHz 166 MHz Unit
Maximum Access Time 2.8 3.0 3.5 ns
Maximum Operating Current 250 220 180 mA
Maximum CMOS Standby Current 40 40 40 mA
ADDRESS
REGISTER
ADV
CLK BURST
COUNTER
AND
LOGIC
CLR
Q1
Q0
ADSP
ADSC
MODE
BWE
GW
CE 1
CE 2
CE 3
OE
ENABLE
REGISTER
OUTPUT
REGISTERS
SENSE
AMPS
OUTPUT
BUFFERS
E
PIPELINED
ENABLE
INPUT
REGISTERS
A
0, A1, A
BWB
BW C
BW D
BW A
MEMORY
ARRAY
DQs
DQP
A
DQP B
DQP C
DQP D
SLEEP
CONTROL
ZZ
A [1:0]
2
DQ A , DQP A
BYTE
WRITE REGISTER
DQ
B , DQP B
BYTE
WRITE REGISTER
DQ
C , DQP C
BYTE
WRITE REGISTER
DQ
D , DQP D
BYTE
WRITE REGISTER
DQ
A , DQP A
BYTE
WRITE DRIVER
DQ
B , DQP B
BYTE
WRITE DRIVER
DQ
C , DQP C
BYTE
WRITE DRIVER
DQ
D ,DQP D
BYTE
WRITE DRIVER
Logic Block Diagram – CY7C1360C (256K x 36)
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