Unbuffered DIMM
datasheet
Rev. 1.0
DDR3L SDRAM
7. Input/Output Functional Description
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| Function | |||||||||
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| CK and |
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| are differential clock inputs. All the DDR3 SDRAM addr/cntl inputs are sampled on the crossing of positive | |||||||||||||||||||
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| CK | |||||||||||||||||||||||||||||||
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| SSTL |
| edge of CK and negative edge of CK. Output (read) data is reference to the crossing of CK and CK (Both directions of | |||||||||||||||||||||||||||||||
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| crossing) | |||||||||||||||||||||||||||||||
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| SSTL |
| Activates the SDRAM CK signal when high and deactivates the CK signal when low. By deactivating the clocks, CKE low | ||||||||||||||||||||||||||||||
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| initiates the Power Down mode, or the | ||||||||||||||||||||||||||||||||
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| Enables the associated SDRAM command decoder when low and disables the command decoder when high. When the | ||||||||||||||||||||||
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| SSTL |
| command decoder is disabled, new command are ignored but previous operations continue. This signal provides for | |||||||||||||||||||||||||||||||
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| external rank selection on systems with multiple ranks. | ||||||||||||||||||||||
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| SSTL |
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| and |
| (ALONG WITH |
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| RAS, | CAS, | WE | RAS, | CAS, | WE | S) define the command being entered. | ||||||||||||||||||||||||||||
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| When high, termination resistance is enabled for all DQ, DQS, |
| and DM pins, assuming the function is enabled in the | ||||||||||||||||||||
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| SSTL |
| DQS | ||||||||||||||||||||||||||||||
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| Extended Mode Register Set (EMRS). | ||||||||||||||||||||||||||||||||
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| VREFDQ |
| Supply | Reference voltage for SSTL 15 I/O inputs. | |||||||||||||||||||||||||||||||
| VREFCA |
| Supply | Reference voltage for SSTL 15 command/address inputs. | |||||||||||||||||||||||||||||||
| VDDQ |
| Supply |
| Power supply for the DDR3 SDRAM output buffers to provide improved noise immunity. For all current DDR3 unbuffered | ||||||||||||||||||||||||||||||
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| DIMM designs, VDDQ shares the same power plane as VDD pins. | ||||||||||||||||||||||||||||||||
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| SSTL | Selects which SDRAM bank of eight is activated. | |||||||||||||||||||||||||||||||
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| During a Bank Activate command cycle, Address input defines the row address | ||||||||||||||||||||||
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| During a Read or Write command cycle, Address input defines the column address, In addition to the column address, | ||||||||||||||||||||||
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| AP is used to invoke autoprecharge operation at the end of the burst read or write cycle. If AP is high, autoprecharge is | ||||||||||||||||||||||
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| SSTL |
| selected and BA0, BA1, BA2 defines the bank to be precharged. If AP is low, autoprecharge is disabled. During a pre- | |||||||||||||||||||||||||||||||
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| charge command cycle, AP is used in conjunction with BA0, BA1, BA2 to control which bank(s) to precharge. If AP is | ||||||||||||||||||||||||||||||||
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| high, all banks will be precharged regardless of the state of BA0, BA1 or BA2. If AP is low, BA0, BA1 and BA2 are used | ||||||||||||||||||||||
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| is sampled during READ and WRITE commands to determine if burst chop | ||||||||||||||||
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| to define which bank to precharge. A12(BC) |
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| SSTL | Data and Check Bit Input/Output pins. | ||||||||||||||||||||||||||||||||
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| DM is an input mask signal for write data. Input data is masked when DM is sampled High coincident with that input data | ||||||||||||||||||||||
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| SSTL |
| during a write access. DM is sampled on both edges of DQS. Although DM pins are input only, the DM loading matches | |||||||||||||||||||||||||||||||
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| the DQ and DQS loading. | ||||||||||||||||||||||
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| VDD,VSS |
| Supply |
| Power and ground for DDR3 SDRAM input buffers, and core logic. VDD and VDDQ pins are tied to VDD/VDDQ planes on | ||||||||||||||||||||||||||||||
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| these modules. | ||||||||||||||||||||||||||||||||
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| SSTL | Data strobe for input and output data. | ||||||||||||||||||||||||||||||||
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| DQS0 | DQS8 |
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| - |
| These signals and tied at the system planar to either VSS or VDDSPD to configure the serial SPD EERPOM address | |||||||||||||||||||||||||||||||
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| range. | ||||||||||||||||||||||||||||||||
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| SDA |
| - |
| This bidirectional pin is used to transfer data into or out of the SPD EEPROM. An external resistor may be connected | ||||||||||||||||||||||||||||||
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| from the SDA bus line to VDDSPD to act as a | ||||||||||||||||||||||||||||||||
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| SCL |
| - |
| This signal is used to clock data into and out of the SPD EEPROM. An external resistor may be connected from the SCL | ||||||||||||||||||||||||||||||
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| bus time to VDDSPD to act as a | ||||||||||||||||||||||||||||||||
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| VDDSPD |
| Supply |
| Power supply for SPD EEPROM. This supply is separate from the VDD/VDDQ power plane. EEPROM supply is operable | ||||||||||||||||||||||||||||||
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| from 3.0V to 3.6V. | ||||||||||||||||||||||||||||||||
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| The |
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| pin is connected to the |
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| pin on each DRAM. When low, all DRAMs are set to a know state. | ||||||||||||
| RESET |
| RESET | RESET | |||||||||||||||||||||||||||||||
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| This signal indicates that a thermal event has been detected in the thermal sensing device. The system should guarantee | ||||||||||||||||||||||
| EVENT |
| Output |
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| the electrical level requirement is met for the EVENT pin on TS/SPD part | |||||||||||||||||||||||||||||||||
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NOTE :
1. DM8, DQS8 and DQS8 are for ECC UDIMM only.
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