Xantrex Technology XDL 35-5TP manual Limit Event Status Register

117Un rappel de données de configuration a été demandé mais la mémoire spécifiée contient des données corrompues. Ceci indique soit une panne matérielle soit une corruption de données temporaire qui peut être corrigée en ré-écrivant ces données en mémoire.

120La valeur numérique envoyée avec la commande était trop grande ou trop petite. Cela comprend les nombres négatifs là où seuls des nombres positifs sont acceptés.

123Un rappel/enregistrement de données de configuration a été demandé de/vers un numéro d’enregistrement illégal.

124Un changement de plage a été demandé mais les réglages actuels du générateur le rendent illégal – voir les instructions de fonctionnement manuel pour les détails.

Bit 3 - Erreur Verify Timeout (expiration de vérification). Réglé quand un paramètre est programmé avec 'vérifier' spécifié et que la valeur n’est pas atteinte dans les 5 secondes, par ex. la tension de sortie est abaissée par un grand condensateur placé sur la sortie.

Bit 2 - Erreur d'interrogation. Réglé en cas d'erreur d'interrogation. Le numéro d'erreur approprié sera signalé dans le Query Error Register, comme indiqué ci-dessous.

1.Interrupted error (Erreur interrompue)

2.Deadlock error (Erreur de blocage fatal)

3.Unterminated error (Erreur non terminée) Bit 1 - Non utilisé

Bit 0 - Opération terminée. Réglé en réponse à la commande *OPC.

Limit Event Status Register (registre d’état d’événement limite) et Limit Event Status Enable Register (registre d’activation d’état d’événement limite)

Deux paires de registres sont mis en œuvre comme ajout à la norme IEEE 488.2. Chaque paire consiste en un Limit Event Status Register et un Limit Status Event Enable Register d’accompagnement. Limit Event Status Register 1 (LSR1) et Limit Event Status Enable Register 1 (LSE1) s’appliquent à la sortie 1. Limit Event Status Register 2 (LSR2) et Limit Event Status Enable Register 2 (LSE2) s’appliquent à la sortie 2 et à la sortie Auxiliaire. Leur objectif est d’informer le contrôleur de l’entrée et/ou de la saisie des conditions de limites d’intensité ou de tension en enregistrant un historique des conditions de déclenchement des protection depuis la dernière lecture.

Tout bit réglé dans un Limit Event Status Register correspondant au bit réglé dans le Limit Event Status Enable Register qui l’accompagne provoque le réglage du bit LIM1 ou LIM2 dans le Status Byte Register.

Les Limit Event Status Registers 1 et 2 sont lus et effacées par les commandes LSR1? et LSR2? respectivement. Les Limit Event Status Enable Registers 1 et 2 sont programmés par les commandes LSE1<nrf> et LSE2<nrf> et lus par les commandes LSE1? et LSE2? respectivement.

Limit Event Status Register 1

Bit 7 - Non utilisé Bit 6 - Non utilisé

Bit 5 - Réglé quand un déclenchement de détection de sortie 1 est survenu Bit 4 - Réglé quand un déclenchement thermique de sortie 1 est survenu Bit 3 - Réglé quand un déclenchement de surintensité de sortie 1 est survenu Bit 2 - Réglé quand un déclenchement de surtension de sortie 1 est survenu

Bit 1 - Réglé quand la sortie 1 entre dans la limite d’intensité (mode d’intensité constante) Bit 0 - Réglé quand la sortie 1 entre dans la limite de tension (mode de tension constante)

66