Cypress CY7C1382F, CY7C1382D manual Logic Block Diagram CY7C1380D/CY7C1380F 3 512K x

							CY7C1380D, CY7C1382D
							CY7C1380F, CY7C1382F
Logic Block Diagram – CY7C1380D/CY7C1380F [3] (512K x 36)
A0, A1, A		ADDRESS
		REGISTER	2	A[1:0]
MODE
ADV				Q1
CLK			BURST
			COUNTER
			CLR AND	Q0
ADSC			LOGIC
ADSP
		DQ D , DQP D		DQ D ,DQP D
BW D		BYTE		BYTE
		WRITE REGISTER		WRITE DRIVER
		DQ C , DQP C		DQ C , DQP C
BW C		BYTE		BYTE				OUTPUT
		WRITE REGISTER		WRITE DRIVER	MEMORY	SENSE	OUTPUT		D Q s
								BUFFERS
					ARRAY		REGISTERS
				DQ B , DQP B		AMPS		E	DQP A
		DQ B , DQP B
									DQP B
BW B		BYTE		BYTE
									DQP C
				WRITE DRIVER
		WRITE REGISTER
									DQP D
		DQ A , DQP A		DQ A , DQP A
				BYTE
BW A		BYTE
				WRITE DRIVER
BWE		WRITE REGISTER
GW									INPUT
		ENABLE	PIPELINED						REGISTERS
CE	1	REGISTER
			ENABLE
CE
	2
CE 3
OE
ZZ		SLEEP
		CONTROL
Logic Block Diagram – CY7C1382D/CY7C1382F [3] (1M x 18)
A0, A1, A		ADDRESS
		REGISTER
			2

ADV	BURST Q1
CLK	COUNTER AND
	LOGIC
ADSC

BW B

BW A

BWE

GW

CE 1 CE2

CE3

OE

DQ B, DQP B

WRITE REGISTER

DQ A,DQP A

WRITE REGISTER

ENABLE

REGISTER

PIPELINED ENABLE

DQ B, DQP B WRITE DRIVER

DQ A,DQP A WRITE DRIVER

MEMORY	SENSE	OUTPUT
ARRAY

OUTPUT BUFFERS

DQs

DQP A

DQP B

INPUT

ZZ

SLEEP

CONTROL

Note

3. CY7C1380F and CY7C1382F in 119-ball BGA package have only 1 chip enable (CE1).

Document #: 38-05543 Rev. *F Page 2 of 34

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