Samsung M391B5773DH0, M391B5273DH0 specifications Function Block Diagram, SCL SDA Event SA0 SA1 SA2

Page 9

Unbuffered DIMM

datasheet

Rev. 1.0

DDR3L SDRAM

8. Function Block Diagram:

8.1 2GB, 256Mx72 ECC Module (Populated as 1 rank of x8 DDR3 SDRAMs)

S0

DQS0

DQS0

DM0

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQS1

DQS1

DM1

DM

CS

DQS

DQS

 

I/O 0

D0

I/O 1

I/O 2

 

 

 

 

I/O 3

 

 

 

 

I/O 4

 

 

 

 

I/O 5

 

ZQ

I/O 6

 

I/O 7

 

 

 

 

DQS4

DQS4

DM4

DM

DQ32 I/O 0

DQ33 I/O 1

DQ34 I/O 2

DQ35 I/O 3

DQ36 I/O 4

DQ37 I/O 5

DQ38 I/O 6

DQ39 I/O 7

DQS5

DQS5

DM5

CS DQS DQS

D4

ZQ

DM

DQ8 I/O 0

DQ9 I/O 1

DQ10 I/O 2

DQ11 I/O 3

DQ12 I/O 4

DQ13 I/O 5

DQ14 I/O 6

DQ15 I/O 7

DQS2

DQS2

DM2

CS DQS DQS

D1

ZQ

DM

DQ40 I/O 0

DQ41 I/O 1

DQ42 I/O 2

DQ43 I/O 3

DQ44 I/O 4

DQ45 I/O 5

DQ46 I/O 6

DQ47 I/O 7

DQS6

DQS6

DM6

CS DQS DQS

D5

ZQ

DM

DQ16 I/O 0

DQ17 I/O 1

DQ18 I/O 2

DQ19 I/O 3

DQ20 I/O 4

DQ21 I/O 5

DQ22 I/O 6

DQ23 I/O 7

DQS3

DQS3

DM3

CS DQS DQS

D2

ZQ

DM

DQ48 I/O 0

DQ49 I/O 1

DQ50 I/O 2

DQ51 I/O 3

DQ52 I/O 4

DQ53 I/O 5

DQ54 I/O 6

DQ55 I/O 7

DQS7

DQS7

DM7

CS DQS DQS

D6

ZQ

DM

DQ24 I/O 0

DQ25 I/O 1

DQ26 I/O 2

DQ27 I/O 3

DQ28 I/O 4

DQ29 I/O 5

DQ30 I/O 6

DQ31 I/O 7

DQS8

DQS8

DM8

CS DQS DQS

D3

ZQ

 

 

 

 

 

DM

CS DQS DQS

 

DQ56

 

 

 

 

I/O 0

 

 

 

 

 

 

 

 

 

 

DQ57

 

 

 

 

I/O 1

D7

 

 

 

 

DQ58

 

 

 

 

I/O 2

 

 

 

 

DQ59

 

 

 

 

I/O 3

 

 

 

 

 

 

 

 

 

 

DQ60

 

 

I/O 4

 

 

 

 

 

 

 

 

 

DQ61

 

 

I/O 5

 

ZQ

 

 

 

 

DQ62

 

 

I/O 6

 

 

 

 

 

 

DQ63

 

 

I/O 7

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Serial PD

 

 

 

 

 

 

 

 

DM

CS

DQS

DQS

 

CB0

 

 

 

I/O 0

 

 

 

 

CB1

 

 

I/O 1

D8

 

 

 

CB2

 

 

I/O 2

 

 

 

 

 

 

 

 

 

CB3

 

 

I/O 3

 

 

 

 

 

 

 

 

 

CB4

 

 

I/O 4

 

 

 

 

CB5

 

 

I/O 5

 

ZQ

 

 

 

 

CB6

 

 

I/O 6

 

 

 

 

 

 

 

 

 

CB7

 

 

I/O 7

 

 

 

 

 

 

 

 

 

 

 

 

 

BA0 - BA2

 

 

BA0-BA2 : SDRAMs D0 - D8

VDDSPD

 

 

A0 - A15

 

A0-A15 : SDRAMs D0 - D8

VDD/VDDQ

 

 

RAS

 

 

 

RAS

: SDRAMs D0 - D8

VREFDQ

 

 

 

 

 

CAS

 

 

 

CAS

: SDRAMs D0 - D8

VSS

 

 

 

 

CKE0

 

CKE : SDRAMs D0 - D8

VREFCA

 

 

 

 

 

 

 

 

 

 

 

 

WE

 

 

 

WE

: SDRAMs D0 - D8

 

 

 

 

 

 

 

ODT0

 

ODT : SDRAMs D0 - D8

 

 

 

 

CK0

 

 

CK : SDRAMs D0 - D8

 

 

 

 

 

 

 

SCL

 

 

 

 

 

 

 

 

 

 

 

 

SDA

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

EVENT

 

 

 

 

 

EVENT

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A0

A1

A2

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

SA0

SA1

SA2

SPD

NOTE :

 

 

 

 

 

 

 

 

D0 - D8

1. For each DRAM, a unique ZQ resistor is connected to

 

 

 

ground. The ZQ resistor is 240 Ohm +/- 1%

 

 

 

 

 

D0 - D8

2. Refer to "SPD and Thermal sensor for ECC UDIMMs"

D0 - D8

 

 

 

for SPD detail.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D0 - D8

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

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Image 9
Contents Datasheet History Draft Date RevTable Of Contents Address Configuration Key FeaturesDDR3L Unbuffered Dimm Ordering Information Speed DDR3-800 DDR3-1066 DDR3-1333 DDR3-1600 UnitPin Front Back X72 Dimm Pin Configurations Front side/Back sidePin Description SPD and Thermal Sensor for ECC UDIMMsPin Name Description Input/Output Functional Description Symbol Type FunctionAddress Mirroring Feature Dram Pin Wiring MirroringConnector Pin Dram Pin Rank SCL SDA Event SA0 SA1 SA2 Function Block DiagramD14 Absolute Maximum Ratings Dram Component Operating Temperature RangeAC & DC Operating Conditions Absolute Maximum DC RatingsAC & DC Input Measurement Levels 11.1 AC & DC Logic Input Levels for Single-ended SignalsVIH.DQDC90 Illustration of Vrefdc tolerance and Vref ac-noise limits Vref TolerancesAC and DC Logic Input Levels for Differential Signals Differential Signals Definition35V TBD Time Single-ended Requirements for Differential SignalsCK, DQS Vsel Differential Input Cross Point VoltageSlew rate definition for Differential Input Signals Slew Rate Definition for Single Ended Input SignalsAC & DC Output Measurement Levels Single Ended AC and DC Output LevelsSRQse Single-ended Output Slew RateDifferential output slew rate definition Differential Output Slew RateSymbol Description IDD specification definitionDatasheet IDD Spec Table DDR3-1066 DDR3-1333 DDR3-1600 Symbol 11-11-11 UnitM391B5773DH0 2GB256Mx72 Module M391B5273DH0 4GB512Mx72 ModuleCZQ Input/Output CapacitanceRefresh Parameters by Device Density Electrical Characteristics and AC timingDDR3-1066 Speed Bins DDR3-1600 Speed Bins CL-nRCD-nRP Speed Bin Table NotesDatasheet Timing Parameters by Speed Bin Timing Parameters by Speed GradeMIN MAX Reset Timing Jitter Notes ZQCorrection TSens x Tdriftrate + VSens x Vdriftrate Timing Parameter Notes18.1 256Mbx8 based 256Mx72 Module 1 Rank M391B5773DH0 Physical Dimensions18.2 256Mbx8 based 512Mx72 Module 2 Ranks M391B5273DH0