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ADSP-2181/ADSP-2183
•SPORTs support serial data word lengths from 3 to 16 bits and provide optional
•SPORT receive and transmit sections can generate unique in- terrupts on completing a data word transfer.
•SPORTs can receive and transmit an entire circular buffer of data with only one overhead cycle per data word. An interrupt is generated after a data buffer transfer.
•SPORT0 has a multichannel interface to selectively receive and transmit a 24 or 32 word,
•SPORT1 can be configured to have two external interrupts (IRQ0 and IRQ1) and the Flag In and Flag Out signals. The internally generated serial clock may still be used in this configuration.
Pin Descriptions
The
PIN DESCRIPTIONS
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| # |
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Pin | of | Input/ |
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Name(s) | Pins | Output | Function | ||||||||||||||
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Address | 14 | O | Address Output Pins for Program, | ||||||||||||||
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| Data, Byte, & I/O Spaces |
Data | 24 | I/O | Data I/O Pins for Program and | ||||||||||||||
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| Data Memory Spaces (8 MSBs |
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| Are Also Used as Byte Space |
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| Addresses) |
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| 1 | I | Processor Reset Input |
RESET | |||||||||||||||||
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| 1 | I | Edge- or | |
IRQ2 | |||||||||||||||||
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| Interrupt Request |
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| , |
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IRQL0 |
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IRQL1 | 2 | I | |||||||||||||||
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| Requests |
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| 1 | I | ||||
IRQE | |||||||||||||||||
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| Request |
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| 1 | I | Bus Request Input | ||||
BR | |||||||||||||||||
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| 1 | O | Bus Grant Output | |||||
BG | |||||||||||||||||
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| 1 | O | Bus Grant Hung Output | ||||||
BGH | |||||||||||||||||
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| 1 | O | Program Memory Select Output | |||||||
PMS | |||||||||||||||||
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| 1 | O | Data Memory Select Output | ||||||||
DMS | |||||||||||||||||
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| 1 | O | Byte Memory Select Output | |||||||||
BMS | |||||||||||||||||
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| 1 | O | I/O Space Memory Select Output | ||||||||||
IOMS | |||||||||||||||||
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| 1 | O | Combined Memory Select Output | |||||||||||
CMS | |||||||||||||||||
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| 1 | O | Memory Read Enable Output | ||||||||||||
RD | |||||||||||||||||
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| 1 | O | Memory Write Enable Output | |||||||||||||
WR | |||||||||||||||||
MMAP | 1 | I | Memory Map Select Input | ||||||||||||||
BMODE | 1 | I | Boot Option Control Input | ||||||||||||||
CLKIN, |
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XTAL | 2 | I | Clock or Quartz Crystal Input | ||||||||||||||
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| # |
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Pin | of | Input/ |
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Name(s) | Pins | Output | Function | |||||||||||||
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CLKOUT | 1 | O | Processor Clock Output. | |||||||||||||
SPORT0 | 5 | I/O | Serial Port I/O Pins | |||||||||||||
SPORT1 | 5 | I/O | Serial Port 1 or Two External | |||||||||||||
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| IRQ | s, Flag In and Flag Out |
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| , |
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| 2 | I |
| IDMA Port Read/Write Inputs | |||
IRD | IWR |
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| 1 | I |
| IDMA Port Select | ||||
IS |
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IAL | 1 | I | IDMA Port Address Latch | |||||||||||||
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| Enable | |
IAD | 16 | I/O | IDMA Port Address/Data Bus | |||||||||||||
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| 1 | O |
| IDMA Port Access Ready | |||||
IACK |
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| Acknowledge | |
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| 1 | I |
| Powerdown Control | ||||||
PWD |
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PWDACK | 1 | O | Powerdown Control | |||||||||||||
FL0, FL1, |
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FL2 | 3 | O |
| Output Flags | ||||||||||||
PF7:0 | 8 | I/O | Programmable I/O Pins | |||||||||||||
EE | 1 | * | (Emulator Only*) | |||||||||||||
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| 1 | * |
| (Emulator Only*) | |||||||
EBR |
| |||||||||||||||
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| 1 | * |
| (Emulator Only*) | ||||||||
EBG |
| |||||||||||||||
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| 1 | * |
| (Emulator Only*) | |||||||||
ERESET |
| |||||||||||||||
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| 1 | * |
| (Emulator Only*) | ||||||||||
EMS |
| |||||||||||||||
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| 1 | * |
| (Emulator Only*) | |||||||||||
EINT |
| |||||||||||||||
ECLK | 1 | * | (Emulator Only*) | |||||||||||||
ELIN | 1 | * | (Emulator Only*) | |||||||||||||
ELOUT | 1 | * | (Emulator Only*) | |||||||||||||
GND | 11 | – | Ground Pins | |||||||||||||
VDD | 6 | – | Power Supply Pins | |||||||||||||
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*These
Interrupts
The interrupt controller allows the processor to respond to the eleven possible interrupts and reset with minimum overhead. The
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