J3 VG 96-pin external expansion connector
PIN | FPGA | Comment | PIN | FPGA | Comment | PIN | FPGA | Comment |
| IO |
|
| IO |
|
| IO |
|
A7 | N2 | VG96_IO9 | B7 | N1 | VG96_IO10 | C7 | N4 | VG96_IO11 |
A6 | P2 | VG96_IO6 | B6 | P1 | VG96_IO7 | C6 | N3 | VG96_IO8 |
A5 | T2 | VG96_IO3 | B5 | T1 | VG96_IO4 | C5 | P4 | VG96_IO5 |
A4 | U2 | VG96_IO0 | B4 | U1 | VG96_IO1 | C4 | P3 | VG96_IO2 |
A3 | VCCO_IO | B3 | VCCO_IO | C3 | VCCO_IO | |||
A2 | GND | B2 | GND | C2 | GND | |||
A1 | 5.0V_EXT | B1 | 5.0V_EXT | C1 | 5.0V_EXT |
* GCLK
Figure 6: IDC 2x25-Pin external expansion connector J4
| J4 IDC |
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| |||||
| PIN | FPGA IO | Comment |
| PIN | FPGA IO | Comment |
|
| 1 | VCCO_IO |
| 2 | GND |
| ||
| 3 | C5 | ADD_IO0 |
| 4 | A5 | ADD_IO1 |
|
| 5 | C7 | ADD_IO2 |
| 6 | A7 | ADD_IO3 |
|
| 7 | GND |
| 8 | GND |
| ||
| 9 | B2 | ADD_IO4 |
| 10 | A2 | ADD_IO5 |
|
| 11 | B3 | ADD_IO6 |
| 12 | A3 | ADD_IO7 |
|
| 13 | B4 | ADD_IO8 |
| 14 | A4 | ADD_IO9 |
|
| 15 | B6 | ADD_IO10 |
| 16 | A6 | ADD_IO11 |
|
| 17 | GND |
| 18 | GND |
| ||
| 19 | B8 | ADD_IO12 |
| 20 | A8 | ADD_IO13 |
|
| 21 | B9 | ADD_IO14* |
| 22 | A9 | ADD_IO15* |
|
| 23 | GND |
| 24 | GND |
| ||
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USBS6 / |
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| http://www.cesys.com/ | |||
User Doc V0.3 |
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| preliminary |