TNETX4090
ThunderSWITCH II 9-PORT 100-/1000-MBIT/S ETHERNET SWITCH
SPWS044E ± DECEMBER 1997 ± REVISED AUGUST 1999
DIO interface
The DIO interface is simple and asynchronous to allow easy adaptation to a range of microprocessor devices and computer system interfaces.
DIO and DMA writes (see Figure 25)
NO. |
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| MIN | MAX | UNIT |
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| ||
1 | tw(SCS) | Pulse duration, |
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| ↓ | 2tc |
| ns | ||||||||||||||||||||||||||
SCS |
| ||||||||||||||||||||||||||||||||||
2 | tsu(SRNW) | Setup time, SRNW valid before |
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| ↓ | 0 |
| ns | |||||||||||||||||||||||
SCS |
| ||||||||||||||||||||||||||||||||||
3 | tsu(SAD) | Setup time, SAD1±SAD0, |
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|
| valid before |
|
| ↓ | 0 |
| ns | |||||||||||||||||||
SDMA | SCS |
| |||||||||||||||||||||||||||||||||
4 | tsu(SDATA) | Setup time, SAD7±SAD0 valid before |
|
| ↓ | 0 |
| ns | |||||||||||||||||||||||||||
SCS |
| ||||||||||||||||||||||||||||||||||
5 | th(SRNW) | Hold time, SRNW low after |
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| ↓ | 0 |
| ns | ||||||||||||||||||||||
SRDY |
| ||||||||||||||||||||||||||||||||||
6 | th(SAD) | Hold time, SAD1±SAD0, |
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| valid after |
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| ↓ | 0 |
| ns | |||||||||||||||||
SDMA |
| SRDY |
| ||||||||||||||||||||||||||||||||
7 | th(SDATA) | Hold time, SAD7±SAD0 valid after |
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| ↓ | 0 |
| ns | ||||||||||||||||||||||||||
SRDY |
| ||||||||||||||||||||||||||||||||||
8 | th(SCSL) | Hold time, |
| low after |
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| ↓ | 0 |
| ns | ||||||||||||||||||||||
SCS | SRDY |
| |||||||||||||||||||||||||||||||||
9 | td(SRDYZH) | Delay time from |
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| ↓ to |
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|
| ↑ |
| 10 | ns | |||||||||||||||||||
SCS | SRDY |
| |||||||||||||||||||||||||||||||||
10 | td(SRDYHL) | Delay time from |
|
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| ↓ to |
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| ↓ | 2tc | ² | ns | ||||||||||||||||||
SCS | SRDY | ||||||||||||||||||||||||||||||||||
11 | td(SRDYLH) | Delay time from |
|
|
| ↑ to |
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| ↑ | tc | 2tc+10 | ns | ||||||||||||||||||
SCS | SRDY | ||||||||||||||||||||||||||||||||||
12 | th(SCSH) | Hold time, |
| high after |
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| ↑ | 0 |
| ns | ||||||||||||||||||||
SCS | SRDY |
| |||||||||||||||||||||||||||||||||
13 | tw(SRDY) | Pulse duration, |
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| ↑ |
| tc | ns | ||||||||||||||||||||||||
SRDY |
| ||||||||||||||||||||||||||||||||||
14 | td(SINT) | Delay time from |
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| ↓ to SINT valid. (write to INT or INT_Enable register) |
| 2tc | ns | ||||||||||||||||||||||||
SRDY |
| ||||||||||||||||||||||||||||||||||
²When the switch is performing certain internal operations (e.g., EEPROM load), there is a delay of up to 20 ms (24C02) or 800 ms (24C08) between SCS being asserted and SRDY being asserted.
4 
10
3 
1
2 | 9 | 8 | 11 | 12 |
SCS
5
SRNW
6
SAD1±SAD0
SDMA
7
SDATA7±
SDATA0
13 
SRDY
14
SINT
Figure 25. DIO and DMA Writes
POST OFFICE BOX 655303 •DALLAS, TEXAS 75265 | 69 |
