2

Raven PCI Bridge ASIC

Interrupt Acknowledge Registers

Offset

 

 

 

 

 

 

 

 

 

 

 

 

 

Processor 0

$200A0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Processor 1

$210A0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Bit

3

3

2

2

 

2

2

2

2

2

2

2

2

1

1

1

1

1

1

1

1

 

1

1

 

 

 

 

 

 

 

 

 

 

 

 

1

0

9

8

 

7

6

5

4

3

2

1

0

9

8

7

6

5

4

3

2

 

1

0

9

8

7

6

5

4

 

3

2

1

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Name

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VECTOR

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Operation

 

 

 

R

 

 

 

 

 

 

 

R

 

 

 

 

 

 

 

R

 

 

 

 

 

 

 

R

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Reset

 

 

 

$00

 

 

 

 

 

 

$00

 

 

 

 

 

 

 

$00

 

 

 

 

 

 

$FF

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

On PowerPC-based systems, Interrupt Acknowledge is implemented as a read request to a memory-mapped Interrupt Acknowledge register. Reading the Interrupt Acknowledge register returns the interrupt vector corresponding to the highest-priority pending interrupt. Reading this register also has the following side effects.

The associated bit in the Interrupt Pending register is cleared.

Reading this register will update the In-Service register.

Reading this register without a pending interrupt will return a value of $FF hexadecimal.

End-of-Interrupt Registers

Offset

 

 

 

 

 

 

 

 

 

 

 

 

 

Processor 0

$200B0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Processor 1

$210B0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Bit

3

3

2

2

 

2

2

2

2

2

2

2

2

1

1

1

1

1

1

1

1

 

1

1

 

 

 

 

 

 

 

 

 

 

 

 

 

1

0

9

8

 

7

6

5

4

3

2

1

0

9

8

7

6

5

4

3

2

 

1

0

9

8

7

6

 

5

4

3

2

 

1

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Name

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

EOI

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Operation

 

 

 

R

 

 

 

 

 

 

 

R

 

 

 

 

 

 

 

R

 

 

 

 

 

R

 

 

 

W

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Reset

 

 

 

$00

 

 

 

 

 

 

$00

 

 

 

 

 

 

 

$00

 

 

 

 

$0

 

 

$0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

EOI

 

 

End Of Interrupt. There is one EOI register per

 

 

 

 

 

 

 

 

 

 

 

 

 

 

processor. EOI code values other than 0 are currently

 

 

 

 

 

 

 

 

 

 

 

 

undefined. Data values written to this register are ignored;

 

 

 

 

 

 

 

 

 

 

zero is assumed. Writing to this register signals the end of

2-86

Computer Group Literature Center Web Site

Page 156
Image 156
Motorola MVME2300 Series manual Interrupt Acknowledge Registers, End-of-Interrupt Registers