NXP Semiconductors

DRAFT

D

D

 

AFT

RAFT

RAFT AFT

 

 

 

DR

DR

DLPC2917/19

ARM9 microcontrollerRAFT withDRAFTCANDRAFTand LINDRAFT

5. Block diagram

T DRAFT

T

DRA

DRA DR

F

F

DRAFT DRAFT DRAF

 

 

 

 

 

 

 

 

DRAFT DRAFT

 

 

 

 

 

 

 

 

DRAFT

D

LPC2917/19

 

ITCM

 

ARM968E-S

DTCM

 

 

 

 

 

DRA

 

16 Kb

 

16 Kb

 

 

 

 

 

 

 

 

 

 

 

 

s

m

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Vectored Interrupt

AHB2DTL

Bridge

s

 

 

 

 

IEEE 1149.1 JTAG TEST and

 

 

 

 

 

DEBUG INTERFACE

 

 

 

 

 

 

 

Controller (VIC)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Embedded

 

 

 

 

s

 

 

External Static Memory

 

 

 

 

 

 

 

 

Controller (SMC)

 

FLASH Memory

 

 

 

 

 

 

 

 

 

512/768 Kb

 

 

 

 

 

 

 

 

 

FLASH Memory Controller (FMC)

 

s

 

 

 

 

Embedded

 

 

 

 

 

 

 

SRAM Memory 16 Kb

 

 

 

 

 

 

s

 

 

SRAM Controller #1

 

Modulation and Sampling

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Control Subsystem

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Embedded

 

Timer 0, 1 (MTMR)

 

 

 

 

s

 

 

SRAM Memory 32 Kb

 

 

AHB2VPB

 

 

 

 

 

 

 

 

Bridge

s

 

 

 

 

SRAM Controller #0

 

PWM 0, 1, 2, 3

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

General Subsystem

 

ADC 1, 2

 

 

 

 

 

B

 

Chip Feature ID (CFID)

 

 

 

 

 

 

s

 

 

 

 

 

 

 

 

HB2VP

Bridge

System Control Unit (SCU)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A

 

Event Router (ER)

 

CAN Controller

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0, 1

 

 

 

 

 

 

 

 

 

GLOBAL ACCEPTANCE

AHB2VPB

Bridge

s

 

 

 

Peripheral Subsystem

 

FILTER

 

 

 

 

 

General Purpose IO (GPIO)

 

2 Kbyte Static RAM

 

 

 

 

 

 

 

 

 

 

 

0, 1, 2, 3

 

 

 

 

 

 

 

 

 

 

LIN MASTER 0/1

 

 

 

 

 

AHB2VPB

 

Timer (TMR)

 

 

 

 

 

 

s

B ridge

0, 1, 2, 3

 

 

 

 

 

 

 

 

 

 

 

 

 

 

SPI 0, 1, 2

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

UART 0, 1

 

 

 

 

 

 

 

 

 

Watchdog Timer (WDT)

 

 

 

 

 

 

 

 

 

Power Clock Reset

 

 

 

 

 

 

 

 

 

Control Subsystem

 

 

 

 

 

 

 

HB2DTL

 

Clock Generation Unit (CGU)

 

 

 

 

 

 

s

Bridge

Reset Generation Unit (RGU)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A

 

Power Management Unit (PMU)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Multi-layer AHB

 

m = master port

 

 

 

 

 

 

system bus

 

s = slave port

 

 

Fig 1. LPC2917/19 block diagram

 

 

 

 

 

 

 

LPC2917_19_1

© NXP B.V. 2007. All rights reserved.

Preliminary data sheet

Rev. 1.01 — 15 November 2007

5 of 68

Page 5
Image 5
NXP Semiconductors LPC2919 user manual Block diagram, LPC2917/19 block diagram