Figure 2.4 Determining the Synchronous Transfer Rate

 

 

 

 

SCF2

SCF1

SCF0

SCF

 

 

 

 

TP2

TP1

TP0

XFERP

 

 

 

 

 

 

 

Divisor

 

 

 

 

 

 

 

 

 

 

 

 

 

Divisor

 

 

 

0

0

1

 

1

 

 

0

0

 

0

 

4

 

 

0

1

0

 

1.5

 

0

0

 

1

 

5

 

 

0

1

1

 

2

 

 

0

1

 

0

 

6

 

 

1

0

0

 

3

 

 

0

1

 

1

 

7

 

 

0

0

0

 

3

 

 

1

0

 

0

 

8

 

 

 

 

 

 

 

 

 

 

 

 

1

0

 

1

 

9

 

 

 

 

 

 

 

 

 

 

 

 

1

1

 

0

 

10

 

 

 

 

 

 

 

 

 

 

 

 

1

1

 

1

 

11

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

This point

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

must not

Divide by 4

 

 

 

 

 

Receive

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

exceed

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Clock

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

50 MHz

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

SCF

 

 

 

Synchronous

 

 

 

 

 

Send Clock

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Divider

 

 

 

Divider

 

 

 

 

 

(to SCSI Bus)

 

SCLK

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CCF

 

 

 

Asynchronous

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Divider

This point

SCSI Logic

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

must not

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CCF2

CCF1

CCF0

SCSI Clock (MHz)

 

 

 

 

exceed

 

 

 

 

 

 

 

 

 

 

 

25 MHz

 

 

 

 

 

 

 

0

0

0

50.1-66.00

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Example:

 

 

 

 

 

 

 

0

0

1

16.67-25.00

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

1

0

25.01-37.50

 

 

 

 

 

 

 

 

SCLK = 40 MHz, SCF = 1 (/1), XFERP = 0 (/4),

0

1

1

37.51-50.00

 

 

 

 

 

 

 

 

CCF = 3(37.51-50.00 MHz)

 

 

 

 

 

 

 

 

 

 

 

 

 

Synchronous send rate = (SCLK/SCF) /XFERP

1

0

0

50.01-66.00

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

= (40/1) /4 = 10 Mbytes/s

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Synchronous receive rate = (SCLK/SCF) /4 = (40/1) /4 = 10 Mbytes/s

2.7 Interrupt Handling

The SCRIPTS processor in the LSI53C810A performs most functions independently of the host microprocessor. However, certain interrupt situations must be handled by the external microprocessor. This section explains all aspects of interrupts as they apply to the LSI53C810A.

2.7.1 Polling and Hardware Interrupts

The external microprocessor is informed of an interrupt condition by polling or hardware interrupts. Polling means that the microprocessor must continually loop and read a register until it detects a bit set that indicates an interrupt. This method is the fastest, but it wastes CPU time

Interrupt Handling

2-15

Page 35
Image 35
LSI 53C810A technical manual Interrupt Handling, Polling and Hardware Interrupts