DS33R11 Ethernet Mapper with Integrated T1/E1/J1 Transceiver

6 BLOCK DIAGRAMS

Figure 6-1. Main Block Diagram

MCLK

TDCLKI TDCLKO TPOSI TPOSO TNEGI TNEGO

TCHBLK TCHCLK TCLKT TSERI

TSERO TCLKE TDEN

CST CS A0-A9 D0-D7 WR RD INT

 

 

 

 

 

μP Port

 

 

 

 

CLAD

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TTIP

 

 

 

 

 

 

 

 

 

 

 

TRANSMIT FRAMER

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MUX

 

 

 

 

 

 

 

TRING

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

HDLC

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

BERT

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

RECEIVETRANSMIT LIU LIU

 

 

 

 

 

 

 

 

HDLC

 

 

 

 

 

RTIP

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

RRING

 

 

 

 

 

MUX

 

 

RECEIVIE FRAMER

 

 

T1/E1/J1 TRANSCEIVER

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

JTAG2

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TRANSMIT SERIAL PORT

 

 

 

 

PACKET HDLC/X.86

CIR CONTROLLER

 

 

 

 

 

 

 

 

 

 

ETHERNET MAPPER

 

 

 

 

 

 

 

 

BERT

 

 

 

ARBITER

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

PACKET HDLC/X.86

 

RECEIVE SERIAL PORT

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CLAD SYSCLKI

 

 

 

 

 

 

 

 

(RMII MODE)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

RXD[0:1]

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

RX_CLK

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CRS_DV

 

 

 

 

 

 

 

 

 

 

MAC

 

 

 

 

RX_ERR

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ETHERNET

 

 

 

 

REF_CLK

 

 

 

 

 

 

 

 

 

 

 

 

REF_CLKO

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TX_EN

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TXD[0:1]

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MDC

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MDIO

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

JTAG1

 

 

 

 

 

 

 

 

 

 

 

 

JTAG Pins

LIUC RDCLKI RDCLKO RPOSI RPOSO RNEGI RNEGO

RCHBLK RCHCLK RCLKO RSERO

SDRAM PORT

RSERI RCLKI RDEN

SDCS SRAS SCAS SWE SBA[0:1] SDATA[0:32] SDMASK[0:4 ] SDCLK

JTAG Pins

NOTE: SOME PINS NOT SHOWN. THE BLOCK IN THE DIAGRAM LABELED “T1/E1/J1 TRANSCEIVER” IS

DIVIDED INTO THREE FUNCTIONAL BLOCKS: LIU, FRAMER, AND BACKPLANE INTERFACE OUTLINED IN THE FOLLOWING DIAGRAMS.

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Image 20
Maxim DS33R11 Clad Ttip Transmit Framer MUX Tring, Bert, Rtip Rring MUX, Arbiter, Rxclk, Crsdv, MAC Rxerr, Refclko