Compaq EV68A specifications Table of Contents

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Preface
1	Introduction
	1.1	The Architecture	. . . . . . . . . . . . . . . . . . . . . . . . . . 1–1
	1.1.1	Addressing	. . . . . . . . . . . . . . . . . . . . . . . . . . 1–2
	1.1.2	Integer Data Types	. . . . . . . . . . . . . . . . . . . . . . . . . . 1–2
	1.1.3	Floating-Point Data Types	. . . . . . . . . . . . . . . . . . . . . . . . . . 1–2
	1.2	21264/EV68A Microprocessor Features	. . . . . . . . . . . . . . . . . . . . . . . . . . 1–3
2	Internal Architecture
	2.1	21264/EV68A Microarchitecture	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–1
	2.1.1	Instruction Fetch, Issue, and Retire Unit	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–2
	2.1.1.1	Virtual Program Counter Logic	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–2
	2.1.1.2	Branch Predictor	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–3
	2.1.1.3	Instruction-Stream Translation Buffer	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–5
	2.1.1.4	Instruction Fetch Logic	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–6
	2.1.1.5	Register Rename Maps	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–6
	2.1.1.6	Integer Issue Queue	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–6
	2.1.1.7	Floating-Point Issue Queue	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–7
	2.1.1.8	Exception and Interrupt Logic	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–8
	2.1.1.9	Retire Logic	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–8
	2.1.2	Integer Execution Unit	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–8
	2.1.3	Floating-Point Execution Unit	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–10
	2.1.4	External Cache and System Interface Unit	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–11
	2.1.4.1	Victim Address File and Victim Data File	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–11
	2.1.4.2	I/O Write Buffer	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–11
	2.1.4.3	Probe Queue	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–11
	2.1.4.4	Duplicate Dcache Tag Array	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–11
	2.1.5	Onchip Caches	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–11
	2.1.5.1	Instruction Cache	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–11
	2.1.5.2	Data Cache	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–12
	2.1.6	Memory Reference Unit	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–12
	2.1.6.1	Load Queue	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–13
	2.1.6.2	Store Queue	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–13
	2.1.6.3	Miss Address File	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–13
	2.1.6.4	Dstream Translation Buffer	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–13
	2.1.7	SROM Interface	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–13
	2.2	Pipeline Organization	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–13
	2.2.1	Pipeline Aborts	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–16
	2.3	Instruction Issue Rules	. . . . . . . . . . . . . . . . . . . . . . . . . . 2–16

21264/EV68A Hardware Reference Manual iii