II CORE BLOCK: BCU (Bus Control Unit)

Little-endian

31

Destination (general-purpose register)

0

 

 

 

 

 

Bus operation

 

 

 

 

 

Sign or Zero extension

 

 

Byte 0

 

 

 

No.

A1

A0

#WRH #WRL

15

Data bus

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

8

 

 

1

0

 

1

∗

∗

X

1

 

Ignored

Byte 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A[1:0]=∗∗

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Source (8-bit device)

 

 

 

 

(X: Not connected/Unused)

 

 

Big-endian

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

31

Destination (general-purpose register)

0

 

 

 

 

 

Bus operation

 

 

 

 

 

Sign or Zero extension

 

 

Byte 0

 

 

 

No.

A1

A0

#WRH #WRL

15

Data bus

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

8

 

 

1

0

 

1

∗

∗

1

1

 

Byte 0

Ignored

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A[1:0]=∗∗

 

 

 

 

 

 

 

 

 

 

 

 

 

Source (8-bit device)

Figure 4.16 Byte Data Reading from an 8-bit Device

Bus Clock

The bus clock is generated by the BCU using the CPU system clock output from the clock generator. Figure 4.17 shows the clock system.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

To CPU

 

 

 

PLLS[1:0] pins

 

 

 

 

 

 

 

 

 

 

 

 

#X2SPD pin

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CLG

 

 

 

 

 

 

 

 

Bus clock

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CLKDT[1:0]

 

 

CLKCHG

 

BCU

 

 

 

 

 

 

 

 

 

High-speed (OSC3)

OSC3_CLK

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

BCLKSEL[1:0]

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

oscillation circuit

 

 

 

 

 

 

 

 

 

1/2-1/8

 

 

 

 

 

 

CPU_CLK

 

 

 

 

BCU_CLK

 

 

 

 

 

 

 

 

PLL_CLK

 

 

 

 

A

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1/1 or 1/2

 

 

 

 

 

 

BCLK pin

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

PLL

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Low-speed (OSC1) oscillation circuit

OSC3_CLK (PLL: off)

PLL_CLK (PLL: x2 mode)

PLL_CLK (PLL: x4 mode)

(when the CPU system clock source is OSC3)

A CPU_CLK (CLKDT = 1/1) CPU_CLK (CLKDT = 1/2) CPU_CLK (CLKDT = 1/4) CPU_CLK (CLKDT = 1/8)

CPU_CLK

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

BCU_CLK(#X2SPD=H, x1 speed mode)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

∗ 1

 

∗ 1

 

 

∗ 2

 

 

∗ 1

 

 

∗ 2

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

BCU_CLK(#X2SPD=L, x2 speed mode)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

∗ 1

 

∗ 1

 

 

 

 

∗ 2

 

 

∗ 1

 

 

∗ 2

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

∗ 1

Access to the internal RAM

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

∗ 2

Access to the external memory

Figure 4.17 Clock System

B-II-4-16

EPSON

S1C33210 FUNCTION PART