4

PERIPHERAL CIRCUITS

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Register name

Address

Bit

Name

Function

 

 

 

Setting

Init.

R/W

Remarks

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

High-speed

0048250

DF

TC3_L7

Ch.3 transfer counter[7:0]

 

 

 

 

 

 

 

 

X

R/W

 

DMA Ch.3

(HW)

DE

TC3_L6

(block transfer mode)

 

 

 

 

 

 

 

 

X

 

 

transfer

 

DD

TC3_L5

 

 

 

 

 

 

 

 

 

X

 

 

counter

 

DC

TC3_L4

Ch.3 transfer counter[15:8]

 

 

 

 

 

 

 

 

X

 

 

register

 

DB

TC3_L3

(single/successive transfer mode)

 

 

 

 

 

 

 

 

X

 

 

 

 

DA

TC3_L2

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D9

TC3_L1

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D8

TC3_L0

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D7

BLKLEN37

Ch.3 block length

 

 

 

 

 

 

 

 

X

R/W

 

 

 

D6

BLKLEN36

(block transfer mode)

 

 

 

 

 

 

 

 

X

 

 

 

 

D5

BLKLEN35

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D4

BLKLEN34

Ch.3 transfer counter[7:0]

 

 

 

 

 

 

 

 

X

 

 

 

 

D3

BLKLEN33

(single/successive transfer mode)

 

 

 

 

 

 

 

 

X

 

 

 

 

D2

BLKLEN32

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D1

BLKLEN31

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D0

BLKLEN30

 

 

 

 

 

 

 

 

 

X

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

High-speed

0048252

DF

DUALM3

Ch.3 address mode selection

1

 

Dual addr

0

 

Single addr

0

R/W

 

DMA Ch.3

(HW)

DE

D3DIR

D) Invalid

 

 

 

 

–

 

 

 

–

–

 

control register

 

 

 

S) Ch.3 transfer direction control

1

 

Memory WR

0

 

Memory RD

0

R/W

 

 

 

DD–8

–

reserved

 

 

 

 

–

 

 

 

–

–

Undefined in read.

Note:

 

D7

TC3_H7

Ch.3 transfer counter[15:8]

 

 

 

 

 

 

 

 

X

R/W

 

D) Dual address

 

D6

TC3_H6

(block transfer mode)

 

 

 

 

 

 

 

 

X

 

 

mode

 

 

 

 

 

 

 

 

 

 

 

 

D5

TC3_H5

 

 

 

 

 

 

 

 

 

X

 

 

S) Single

 

 

 

 

 

 

 

 

 

 

 

 

 

D4

TC3_H4

Ch.3 transfer counter[23:16]

 

 

 

 

 

 

 

 

X

 

 

address

 

 

 

 

 

 

 

 

 

 

 

 

D3

TC3_H3

(single/successive transfer mode)

 

 

 

 

 

 

 

 

X

 

 

mode

 

 

 

 

 

 

 

 

 

 

 

 

 

D2

TC3_H2

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D1

TC3_H1

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D0

TC3_H0

 

 

 

 

 

 

 

 

 

X

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

High-speed

0048254

DF

S3ADRL15

D) Ch.3 source address[15:0]

 

 

 

 

 

 

 

 

X

R/W

 

DMA Ch.3

(HW)

DE

S3ADRL14

S) Ch.3 memory address[15:0]

 

 

 

 

 

 

 

 

X

 

 

low-order

 

DD

S3ADRL13

 

 

 

 

 

 

 

 

 

X

 

 

source address

 

DC

S3ADRL12

 

 

 

 

 

 

 

 

 

X

 

 

set-up register

 

DB

S3ADRL11

 

 

 

 

 

 

 

 

 

X

 

 

 

 

DA

S3ADRL10

 

 

 

 

 

 

 

 

 

X

 

 

Note:

 

D9

S3ADRL9

 

 

 

 

 

 

 

 

 

X

 

 

D) Dual address

 

A8

S3ADRL8

 

 

 

 

 

 

 

 

 

X

 

 

mode

 

 

 

 

 

 

 

 

 

 

 

 

 

D7

S3ADRL7

 

 

 

 

 

 

 

 

 

X

 

 

S) Single

 

 

 

 

 

 

 

 

 

 

 

 

 

D6

S3ADRL6

 

 

 

 

 

 

 

 

 

X

 

 

address

 

 

 

 

 

 

 

 

 

 

 

 

 

D5

S3ADRL5

 

 

 

 

 

 

 

 

 

X

 

 

mode

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D4

S3ADRL4

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D3

S3ADRL3

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D2

S3ADRL2

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D1

S3ADRL1

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D0

S3ADRL0

 

 

 

 

 

 

 

 

 

X

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

High-speed

0048256

DF

–

reserved

 

 

 

 

–

 

 

 

–

–

 

DMA Ch.3

(HW)

DE

DATSIZE3

Ch.3 transfer data size

1

 

Half word

0

 

Byte

0

R/W

 

high-order

 

DD

S3IN1

D) Ch.3 source address control

S3IN[1:0]

 

 

 

Inc/dec

0

R/W

 

source address

 

DC

S3IN0

S) Ch.3 memory address control

 

1

1

 

Inc.(no init)

0

 

 

set-up register

 

 

 

 

 

1

0

 

 

Inc.(init)

 

 

 

 

 

 

 

 

 

0

1

 

Dec.(no init)

 

 

 

Note:

 

 

 

 

 

0

0

 

 

 

Fixed

 

 

 

D) Dual address

 

DB

S3ADRH11

D) Ch.3 source address[27:16]

 

 

 

 

 

 

 

 

X

R/W

 

mode

 

 

 

 

 

 

 

 

 

 

 

DA

S3ADRH10

S) Ch.3 memory address[27:16]

 

 

 

 

 

 

 

 

X

 

 

S) Single

 

 

 

 

 

 

 

 

 

 

 

 

D9

S3ADRH9

 

 

 

 

 

 

 

 

 

X

 

 

address

 

 

 

 

 

 

 

 

 

 

 

 

 

A8

S3ADRH8

 

 

 

 

 

 

 

 

 

X

 

 

mode

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D7

S3ADRH7

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D6

S3ADRH6

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D5

S3ADRH5

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D4

S3ADRH4

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D3

S3ADRH3

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D2

S3ADRH2

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D1

S3ADRH1

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D0

S3ADRH0

 

 

 

 

 

 

 

 

 

X

 

 

S1C33210 PRODUCT PART

EPSON

A-55