Epson Research and Development

Page 21

Vancouver Design Center

 

 

 

Pin Name

 

Type

 

Pin #

 

 

Cell

RESET#

 

 

Description

 

 

 

 

 

State

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

FPLINE

 

O

 

38

 

 

 

 

CN3

 

0

 

 

 

Line Pulse

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

FPSHIFT

 

O

 

28

 

 

 

 

CN3

 

0

 

 

 

Shift Clock

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

LCDPWR

 

O

 

43

 

 

 

 

CO1

 

0

 

 

 

Active high LCD Power Control

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

This pin has multiple functions.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TFT/D-TFD Display Enable (DRDY).

DRDY

 

O

 

42

 

 

 

 

CN3

 

0

 

 

 

LCD Backplane Bias (MOD).

 

 

 

 

 

 

 

 

 

 

• Second Shift Clock (FPSHIFT2).

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

See Table 5-3: “LCD Interface Pin Mapping,” on page 23for

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

summary.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

5.2.3

Clock Input

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Pin Name

 

 

 

 

Type

 

 

 

Pin #

 

Driver

 

 

 

 

Description

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CLKI

 

 

 

 

I

 

 

 

51

 

C

 

Input Clock

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

5.2.4

Miscellaneous

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Pin Name

 

Type

 

Pin #

 

 

Cell

RESET#

 

 

Description

 

 

 

 

 

State

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

46, 47,

 

 

 

As set by

 

These inputs are used to configure the S1D13705 - see Table

CNF[3:0]

 

I

 

 

C

 

5-1: “Summary of Power On/Reset Options,” on page 22.

 

 

48, 49

 

 

hardware

 

 

 

 

 

 

 

 

 

 

 

 

 

Must be connected directly to IO VDD or VSS.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

IO,

 

 

 

 

 

 

CS/

 

 

 

 

 

This pin has multiple functions - see REG[03h] bit 2.

GPIO0

 

 

22

 

 

 

 

 

Input

 

General Purpose Input/Output pin.

 

I

 

 

 

 

 

TS1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Hardware Power Save.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TESTEN

 

I

 

44

 

 

 

 

TEST

pulled low

 

Test Enable input. This input must be connected to VSS.

5.2.5

Power Supply

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Pin Name

 

 

 

 

Type

 

 

Pin #

Driver

 

 

 

Description

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

COREVDD

 

 

 

 

P

 

 

1, 21, 41,

 

P

 

Core VDD

 

 

 

 

 

 

 

61

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

IOVDD

 

 

 

 

P

 

 

10, 29, 52

 

P

 

IO VDD

 

 

 

 

 

 

 

 

 

 

 

20, 27, 40,

 

 

 

 

 

 

 

 

VSS

 

 

 

 

P

 

50, 60, 72,

 

P

 

Common VSS

 

 

 

 

 

 

 

 

 

 

 

80

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Hardware Functional Specification

S1D13705

Issue Date: 02/02/01

X27A-A-001-10

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Image 27
Epson S1D13705 technical manual Clock Input, Miscellaneous, Power Supply, Pin Name Type Pin # Driver Description