Testability

R

Table 26. XOR Chain 3

Chain 3 Ball

Element #

Signal Name

Note

Initial Logic Level

 

 

 

 

 

G10

1

SCKE0

Input

1

 

 

 

 

 

G12

2

SMA12

Input

1

 

 

 

 

 

G15

3

SCK4

Input

1

 

 

 

 

 

F13

4

SCK0

Input

1

 

 

 

 

 

C14

5

SCB3

Input

1

 

 

 

 

 

E14

6

SDQ48

Input

1

 

 

 

 

 

D14

7

SCB7

Input

1

 

 

 

 

 

C15

8

SCB6

Input

1

 

 

 

 

 

G17

9

SBCS1

Input

1

 

 

 

 

 

C16

10

SDQ64

Input

1

 

 

 

 

 

D16

11

SCB5

Input

1

 

 

 

 

 

B15

12

SCB5

Input

1

 

 

 

 

 

C17

13

SDQ15

Input

1

 

 

 

 

 

B17

14

SCB4

Input

1

 

 

 

 

 

D18

15

SDQ46

Input

1

 

 

 

 

 

E17

16

SMA10

Input

1

 

 

 

 

 

B19

17

RSVD

Input

1

 

 

 

 

 

C18

18

SDQ14

Input

1

 

 

 

 

 

E19

19

SMA6

Input

1

 

 

 

 

 

C19

20

SDQ13

Input

1

 

 

 

 

 

C20

21

SDQ45

Input

1

 

 

 

 

 

D20

22

SDQ12

Input

1

 

 

 

 

 

C21

23

SDQ11

Input

1

 

 

 

 

 

E20

24

SMA4

Input

1

 

 

 

 

 

B21

25

SDQ44

Input

1

 

 

 

 

 

E21

26

SMA1

Input

1

 

 

 

 

 

C22

27

SDQ10

Input

1

 

 

 

 

 

D22

28

SDQ42

Input

1

 

 

 

 

 

C24

29

SDQ40

Input

1

 

 

 

 

 

C23

30

RSVD

Input

1

 

 

 

 

 

B23

31

SDQ9

Input

1

 

 

 

 

 

D24

32

SDQ7

Input

1

 

 

 

 

 

G22

33

SMA0

Input

1

 

 

 

 

 

E23

34

SDQ41

Input

1

 

 

 

 

 

142

Intel® 82845 MCH for SDR Datasheet

Page 142
Image 142
Intel 845 manual Chain 3 Ball Element # Signal Name Initial Logic Level, SBCS1, SDQ64