S1D13504F00A Register Summary

X19A-Q-001-03

REG[00h] REVISION CODE REGISTER 2

 

 

 

 

 

 

 

 

R0

 

 

 

Product Code

 

 

 

 

 

 

Revision Code

0

 

 

0

 

0

 

0

 

 

1

 

0

 

0

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[01h] MEMORY CONFIGURATION REGISTER

 

 

 

 

 

1/0

 

RW

n/a1

 

Refresh Rate 4

 

n/a

 

WE# Control

 

n/a

 

FPM/EDO

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

Memory

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[02h] PANEL TYPE REGISTER

 

 

 

 

 

 

 

1/0

 

RW

n/a

n/a

 

Panel Data Width 5

Panel Data

 

Color/Mono

 

Dual/Single

 

TFT/Passive

 

 

 

 

 

Format

 

 

 

 

 

 

Bit 1

 

Bit 0

 

Select

 

Panel Select

 

Panel Select

 

Panel Select

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[03h] MOD RATE REGISTER

 

 

 

 

 

 

 

 

 

 

RW

n/a

n/a

 

 

 

 

 

MOD Rate

 

 

 

 

 

 

Bit 5

 

Bit 4

 

Bit 3

 

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[04h] HORIZONTAL DISPLAY WIDTH REGISTER

 

 

 

 

 

 

 

 

RW

n/a

 

 

 

 

Horizontal Display Width = 8(REG + 1)

 

 

 

 

Bit 6

 

Bit 5

 

Bit 4

 

Bit 3

 

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[05h] HORIZONTAL NON-DISPLAY PERIOD REGISTER

 

 

 

 

 

 

 

RW

n/a

n/a

 

n/a

 

Horizontal Non-Display Period = 8(REG + 1)

 

 

Bit 4

 

Bit 3

 

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[06h] HRTC/FPLINE START POSITION REGISTER

 

 

 

 

 

 

 

 

RW

n/a

n/a

 

n/a

 

HRTC/FPLINE Start Position = 8(REG + 1)

 

 

Bit 4

 

Bit 3

 

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[07h] HRTC/FPLINE PULSE WIDTH REGISTER

 

 

 

 

 

 

 

 

RW

HRTC

FPLINE

 

n/a

 

n/a

 

HRTC/FPLINE Pulse Width = 8(REG + 1)

 

 

 

 

 

 

 

 

 

 

 

Polarity

Polarity

 

 

 

 

 

Bit 3

 

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[08h] VERTICAL DISPLAY HEIGHT REGISTER 0

 

 

 

 

 

 

 

 

RW

 

 

 

Vertical Display Height = (REG + 1)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Bit 7

Bit 6

 

Bit 5

 

Bit 4

 

Bit 3

 

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[09h] VERTICAL DISPLAY HEIGHT REGISTER 1

 

 

 

 

 

 

 

 

RW

n/a

n/a

 

n/a

 

n/a

 

n/a

 

 

n/a

 

Vertical Display Height

 

 

 

 

 

 

Bit 9

 

Bit 8

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[0Ah] VERTICAL NON-DISPLAY PERIOD REGISTER

 

 

 

 

 

 

 

 

RW

VNDP

n/a

 

 

 

Vertical Non-Display Period (VNDP) = (REG + 1)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Status (RO)

 

 

Bit 5

 

Bit 4

 

Bit 3

 

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[0Bh] VRTC/FPFRAME START POSITION REGISTER

 

 

 

 

 

 

 

RW

n/a

n/a

 

 

 

VRTC/FPFRAME Start Position = (REG + 1)

 

 

 

Bit 5

 

Bit 4

 

Bit 3

 

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[0Ch] VRTC/FPFRAME PULSE WIDTH REGISTER

 

 

 

 

 

 

 

 

RW

VRTC

FPFRAME

 

n/a

 

n/a

 

n/a

 

VRTC/FPFRAME Pulse Width = (REG + 1)

 

 

 

 

 

 

 

 

 

 

Polarity

Polarity

 

 

 

 

 

 

 

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[0Dh] DISPLAY MODE REGISTER

 

 

 

 

 

 

 

 

 

 

RW

 

Simultaneous Display

6

Number Of Bits-Per-Pixel

7

 

 

 

 

n/a

Option Select

 

 

 

CRT Enable

 

LCD Enable

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Bit 1

 

Bit 0

 

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[0Eh] SCREEN 1 LINE COMPARE REGISTER 0

 

 

 

 

 

 

 

 

RW

 

 

 

 

 

Screen 1 Line Compare

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Bit 7

Bit 6

 

Bit 5

 

Bit 4

 

Bit 3

 

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[0Fh] SCREEN 1 LINE COMPARE REGISTER 1

 

 

 

 

 

 

 

 

RW

n/a

n/a

 

n/a

 

n/a

 

n/a

 

 

n/a

 

Screen 1 Line Compare

 

 

 

 

 

 

Bit 9

 

Bit 8

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[10h] SCREEN 1 DISPLAY START ADDRESS REGISTER 0

 

 

 

 

 

 

RW

 

 

 

 

Screen 1 Display Start Address

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Bit 7

Bit 6

 

Bit 5

 

Bit 4

 

Bit 3

 

Bit 2

 

Bit 1

 

Bit 0

REG[11h] SCREEN 1 DISPLAY START ADDRESS REGISTER 1

 

 

 

 

 

RW

 

 

 

 

Screen 1 Display Start Address

 

 

 

 

Bit 15

 

Bit 14

 

Bit 13

 

Bit 12

 

Bit 11

 

Bit 10

 

Bit 9

 

Bit 8

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[12h] SCREEN 1 DISPLAY START ADDRESS REGISTER 2

 

 

 

 

 

RW

n/a

 

n/a

 

n/a

 

n/a

 

Screen 1 Display Start Address

 

 

 

 

Bit 19

 

Bit 18

 

Bit 17

 

Bit 16

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[13h] SCREEN 2 DISPLAY START ADDRESS REGISTER 0

 

 

 

 

 

RW

 

 

 

 

Screen 2 Display Start Address

 

 

 

 

Bit 7

 

Bit 6

 

Bit 5

 

Bit 4

 

Bit 3

 

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[14h] SCREEN 2 DISPLAY START ADDRESS REGISTER 1

 

 

 

 

 

RW

 

 

 

 

Screen 2 Display Start Address

 

 

 

 

Bit 15

 

Bit 14

 

Bit 13

 

Bit 12

 

Bit 11

 

Bit 10

 

Bit 9

 

Bit 8

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[15h] SCREEN 2 DISPLAY START ADDRESS REGISTER 2

 

 

 

 

 

RW

n/a

 

n/a

 

n/a

 

n/a

 

Screen 2 Display Start Address

 

 

 

 

Bit 19

 

Bit 18

 

Bit 17

 

Bit 16

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[16h] MEMORY ADDRESS OFFSET REGISTER 0

 

 

 

 

 

 

 

RW

 

 

 

 

 

 

Memory Address Offset

 

 

 

 

 

 

Bit 7

 

Bit 6

 

Bit 5

 

Bit 4

 

Bit 3

 

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[17h] MEMORY ADDRESS OFFSET REGISTER 1

 

 

 

 

 

 

 

RW

n/a

 

n/a

 

n/a

 

n/a

 

n/a

 

n/a

 

Memory Address Offset

 

 

 

 

 

 

Bit 9

 

Bit 8

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[18h] PIXEL PANNING REGISTER

 

 

 

 

 

 

 

 

 

RW

 

 

Screen 2 Pixel Panning

 

 

 

 

 

Screen 1 Pixel Panning

 

 

Bit 3

 

Bit 2

 

Bit 1

 

Bit 0

 

Bit 3

 

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[19h] CLOCK CONFIGURATION REGISTER

 

 

 

 

 

 

 

RW

n/a

 

n/a

 

n/a

 

n/a

 

n/a

 

MCLK

 

PCLK Divide 8

 

 

 

 

 

 

 

 

 

 

Divide

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[1Ah] POWER SAVE CONFIGURATION REGISTER

 

 

 

 

 

 

 

RW

n/a

 

n/a

 

n/a

 

n/a

 

LCD Power

 

Suspend Refresh Select 9

 

Software

 

 

 

 

 

 

 

 

Disable

 

Bit 1

 

Bit 0

 

Suspend

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[1Bh] MISCELLANIOUS DISABLE REGISTER

 

 

 

 

 

 

 

RW

Host

 

 

 

 

 

 

 

 

 

 

 

 

 

Half Frame

Interface

 

n/a

 

n/a

 

n/a

 

n/a

 

n/a

 

n/a

 

Buffer

Disable

 

 

 

 

 

 

 

 

 

 

 

 

 

Disable

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[1Ch] MD CONFIGURATION READBACK REGISTER 0

 

 

 

 

 

RO

MD7 Status

 

MD6 Status

 

MD5 Status

 

MD4 Status

 

MD3 Status

 

MD2 Status

 

MD1 Status

 

MD0 Status

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[1Dh] MD CONFIGURATION READBACK REGISTER 1

 

 

 

 

 

RO

MD15

 

MD14

 

MD13

 

MD12

 

MD11

 

MD10

 

MD9

 

MD8

Status

 

Status

 

Status

 

Status

 

Status

 

Status

 

Status

 

Status

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[1Eh] GENERAL IO PINS CONFIGURATION REGISTER 0

 

 

 

 

 

RW

GPIO7 Pin

 

GPIO6 Pin

 

GPIO5 Pin

 

GPIO4Pin

 

GPIO3 Pin

 

GPIO2 Pin

 

GPIO1 Pin

 

GPIO0 Pin

IO Config

 

IO Config

 

IO Config

 

IO Config

 

IO Config

 

IO Config

 

IO Config

 

IO Config

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[1Fh] GENERAL IO PINS CONFIGURATION REGISTER 1

 

 

 

 

 

RW

n/a

 

n/a

 

n/a

 

n/a

 

GPIO11 Pin

 

GPIO10 Pin

 

GPIO9 Pin

 

GPIO8 Pin

 

 

 

 

IO Config

 

IO Config

 

IO Config

 

IO Config

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[20h] GENERAL IO PINS STATUS / CONTROL REGISTER 0

 

 

 

 

 

RW

GPIO7 Pin

 

GPIO6 Pin

 

GPIO5 Pin

 

GPIO4 Pin

 

GPIO3 Pin

 

GPIO2 Pin

 

GPIO1 Pin

 

GPIO0 Pin

IO Status

 

IO Status

 

IO Status

 

IO Status

 

IO Status

 

IO Status

 

IO Status

 

IO Status

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[21h] GENERAL IO PINS STATUS / CONTROL REGISTER 1

 

 

 

 

 

RW

GPO Control

 

n/a

 

n/a

 

n/a

 

GPIO11 Pin

 

GPIO10 Pin

 

GPIO9 Pin

 

GPIO8 Pin

 

 

 

 

IO Status

 

IO Status

 

IO Status

 

IO Status

 

 

 

 

 

 

 

 

 

 

 

REG[22h] PERFORMANCE ENHANCEMENT REGISTER 0

 

 

 

 

1/0

 

RW

EDO Read/

 

RC Timing 10

 

RAS# to

 

RAS# Precharge 11 Timing

 

n/a

 

reserved

 

 

 

 

 

 

 

 

 

 

 

Write Delay

 

Bit 1

 

Bit 0

 

CAS# Delay

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[23h] PERFORMANCE ENHANCEMENT REGISTER 1

 

 

 

 

 

 

 

RW

Display FIFO

 

n/a

 

n/a

 

 

 

Display FIFO Threshold

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Disable

 

 

 

 

 

Bit 4

 

Bit 3

 

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[24h] LOOK-UP TABLE ADDRESS REGISTER

 

 

 

 

 

 

 

RW

n/a

 

n/a

 

RGB Index

 

 

 

Look-Up Table Address

 

 

 

 

Bit 1

 

Bit 0

 

Bit 3

 

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[26h] LOOK-UP TABLE DATA REGISTER

 

 

 

 

 

 

 

RW

n/a

 

n/a

 

n/a

 

n/a

 

 

 

Look-Up Table Data

 

 

 

 

 

 

Bit 3

 

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[27h] LOOK-UP TABLE BANK SELECT REGISTER

 

 

 

 

 

 

 

RW

n/a

 

n/a

 

Red Bank Select

 

Blue Bank Select

 

Green Bank Select

 

 

Bit 1

 

Bit 0

 

Bit 1

 

Bit 0

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[28h] OR REG[29h] 3 RAMDAC PIXEL READ MASK REGISTER

 

 

 

 

 

RW

 

 

 

 

 

 

RAMDAC Data

 

 

 

 

 

 

Bit 7

 

Bit 6

 

Bit 5

 

Bit 4

 

Bit 3

 

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[2Ah] OR REG[2Bh] 3 RAMDAC READ MODE ADDRESS REGISTER

 

 

 

RW

 

 

 

 

 

 

RAMDAC Address

 

 

 

 

 

 

Bit 7

 

Bit 6

 

Bit 5

 

Bit 4

 

Bit 3

 

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[2Ch] OR REG[2Dh] 3 RAMDAC WRITE MODE ADDRESS REGISTER

 

 

 

RW

 

 

 

 

 

 

RAMDAC Address

 

 

 

 

 

 

Bit 7

 

Bit 6

 

Bit 5

 

Bit 4

 

Bit 3

 

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REG[2Eh] OR REG[2Fh] 3 RAMDAC PALETTE DATA REGISTER

 

 

 

 

 

RW

 

 

 

 

 

 

RAMDAC Data

 

 

 

 

 

 

Bit 7

 

Bit 6

 

Bit 5

 

Bit 4

 

Bit 3

 

Bit 2

 

Bit 1

 

Bit 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Notes

1n/a bits should be written 0. reserved bits must be written 0

2These bits are used to identify the S1D13504 at power on / RESET.

3When using Little-Endian the RAMDAC should be connected to the low byte of the CPU data bus and the lower register address given used. When using Big-Endian the RAMDAC should be connected to the high byte of the CPU data bus and the higher register address given used.

4DRAM Refresh Rate Select

Refresh Rate

CLKI Divide Amount

Refresh Rate for 33MHz

DRAM Refresh

Bits [2:0]

CLKI

Time/256 cycles

 

 

 

 

 

000

64

520 kHz

0.5 ms

 

 

 

 

001

128

260 kHz

1 ms

 

 

 

 

010

256

130 kHz

2 ms

 

 

 

 

011

512

65 kHz

4 ms

 

 

 

 

100

1024

33 kHz

8 ms

 

 

 

 

101

2048

16 kHz

16 ms

 

 

 

 

110

4096

8 kHz

32 ms

 

 

 

 

111

8192

4 kHz

64 ms

 

 

 

 

5 Panel Data Width Selection

Panel Data Width Bits [1:0]

Passive LCD Panel Data

TFT Panel Data Width

Width Size

Size

 

 

 

 

00

4-bit

9-bit

 

 

 

01

8-bit

12-bit

 

 

 

10

16-bit

16-bit

 

 

 

11

Reserved

Reserved

 

 

 

Page 1

01/02/02

Page 201
Image 201
Epson S1D13504 manual 01/02/02