AC’97 Controller Unit

Table 13-9. POCR Bit Definitions (Sheet 2 of 2)

Physical Address

POCR Register

AC’97 Controller Unit

4050_0000

 

 

Bit

31

30

29

28

27

26

25

24

23

22

21

20

19

18

17

16

15

14

13

12

11

10

9

8

7

6

5

4

reserved

3

2

1

0

FEIE

 

reserved

 

 

 

 

 

 

 

Reset

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

 

 

Bits

 

 

Name

 

 

 

 

 

 

 

 

 

 

 

Description

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

FIFO Error Interrupt Enable (FEIE)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

This bit controls whether the occurrence of a transmit FIFO error will cause an interrupt or

 

 

 

3

 

 

FEIE

 

not.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0 = No interrupt will occur even if bit 4 in the POSR is set

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1 = An interrupt will occur if bit 4 in the POSR is set.

 

 

 

 

 

 

 

 

 

 

 

 

2:0

 

 

 

 

reserved

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

13.8.3.4PCM-In Control Register (PICR)

This is a read/write register. Ignore reads from reserved bits. Write zeros to reserved bits.

Table 13-10. PICR Bit Definitions

 

 

 

Physical Address

 

 

 

 

 

PICR Register

 

 

 

 

 

 

AC’97 Controller Unit

 

 

 

 

 

 

 

4050_0004

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Bit

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

31

30

29

28

27

26

25

24

23

22

21

20

19

18

17

16

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

reserved

FEIE

reserved

Reset

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

 

 

Bits

 

 

Name

 

 

 

 

 

 

 

 

 

 

 

Description

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

31:4

 

 

 

 

reserved

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

FIFO Error Interrupt Enable (FEIE)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

This bit controls whether the occurrence of a receive FIFO error will cause an interrupt or

 

 

 

 

3

 

 

FEIE

 

not.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0 = No interrupt will occur even if bit 4 in the PISR is set

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1 = An interrupt will occur if bit 4 in the PISR is set.

 

 

 

 

 

 

 

 

 

 

 

 

2:0

 

 

 

 

reserved

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

13-24

Intel® PXA255 Processor Developer’s Manual

Page 476
Image 476
Intel PXA255 manual PCM-In Control Register Picr, Pocr Bit Definitions Sheet 2, Picr Bit Definitions