II CORE BLOCK: ITC (Interrupt Controller)

Register name

Address

Bit

Name

Function

 

Setting

 

Init.

R/W

Remarks

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Interrupt factor

00402C5

D7

T8CH5S0

8-bit timer 5 underflow

1

T8 Ch.5 UF

 

0

 

FP7

0

R/W

 

FP function

 

D6

SIO3TS0

SIO Ch.3 transmit buffer empty

1

SIO Ch.3

 

0

 

FP6

0

R/W

 

switching

 

 

 

 

 

TXD Emp.

 

 

 

 

 

 

 

register

 

D5

T8CH4S0

8-bit timer 4 underflow

1

T8 Ch.4 UF

 

0

 

FP5

0

R/W

 

 

 

D4

SIO3RS0

SIO Ch.3 receive buffer full

1

SIO Ch.3

 

0

 

FP4

0

R/W

 

 

 

 

 

 

 

RXD Full

 

 

 

 

 

 

 

 

 

D3

SIO2TS0

SIO Ch.2 transmit buffer empty

1

SIO Ch.2

 

0

 

FP3

0

R/W

 

 

 

 

 

 

 

TXD Emp.

 

 

 

 

 

 

 

 

 

D2

SIO3ES0

SIO Ch.3 receive error

1

SIO Ch.3

 

0

 

FP2

0

R/W

 

 

 

 

 

 

 

RXD Err.

 

 

 

 

 

 

 

 

 

D1

SIO2RS0

SIO Ch.2 receive buffer full

1

SIO Ch.2

 

0

 

FP1

0

R/W

 

 

 

 

 

 

 

RXD Full

 

 

 

 

 

 

 

 

 

D0

SIO2ES0

SIO Ch.2 receive error

1

SIO Ch.2

 

0

 

FP0

0

R/W

 

 

 

 

 

 

 

RXD Err.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Interrupt factor

00402CB

D7

T8CH5S1

8-bit timer 5 underflow

1

T8 Ch.5 UF

 

0

 

TM16 Ch.2

0

R/W

 

TM16 function

 

 

 

 

 

 

 

 

 

comp.A

 

 

 

switching

 

D6

T8CH4S1

8-bit timer 4 underflow

1

T8 Ch.4 UF

 

0

 

TM16 Ch.2

0

R/W

 

register

 

 

 

 

 

 

 

 

 

comp.B

 

 

 

 

 

D5

SIO3ES1

SIO Ch.3 receive error

1

SIO Ch.3

 

0

 

TM16 Ch.3

0

R/W

 

 

 

 

 

 

 

RXD Err.

 

 

 

comp.A

 

 

 

 

 

D4

SIO2ES1

SIO Ch.2 receive error

1

SIO Ch.2

 

0

 

TM16 Ch.3

0

R/W

 

 

 

 

 

 

 

RXD Err.

 

 

 

comp.B

 

 

 

 

 

D3

SIO3TS1

SIO Ch.3 transmit buffer empty

1

SIO Ch.3

 

0

 

TM16 Ch.4

0

R/W

 

 

 

 

 

 

 

TXD Emp.

 

 

 

comp.A

 

 

 

 

 

D2

SIO3RS1

SIO Ch.3 receive buffer full

1

SIO Ch.3

 

0

 

TM16 Ch.4

0

R/W

 

 

 

 

 

 

 

RXD Full

 

 

 

comp.B

 

 

 

 

 

D1

SIO2TS1

SIO Ch.2 transmit buffer empty

1

SIO Ch.2

 

0

 

TM16 Ch.5

0

R/W

 

 

 

 

 

 

 

TXD Emp.

 

 

 

comp.A

 

 

 

 

 

D0

SIO2RS1

SIO Ch.2 receive buffer full

1

SIO Ch.2

 

0

 

TM16 Ch.5

0

R/W

 

 

 

 

 

 

 

RXD Full

 

 

 

comp.B

 

 

 

 

 

 

 

 

 

 

 

 

TTBR write

004812D

D7

TBRP7

TTBR register write protect

Writing 01011001 (0x59)

0

W

Undefined in read.

protect register

(B)

D6

TBRP6

 

removes the TTBR (0x48134)

0

 

 

 

 

D5

TBRP5

 

write protection.

 

 

 

0

 

 

 

 

D4

TBRP4

 

Writing other data sets the

0

 

 

 

 

D3

TBRP3

 

write protection.

 

 

 

0

 

 

 

 

D2

TBRP2

 

 

 

 

 

 

 

0

 

 

 

 

D1

TBRP1

 

 

 

 

 

 

 

0

 

 

 

 

D0

TBRP0

 

 

 

 

 

 

 

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TTBR low-

0048134

DF

TTBR15

Trap table base address [15:10]

 

 

 

 

 

 

0

R/W

 

order register

(HW)

DE

TTBR14

 

 

 

 

 

 

 

0

 

 

 

 

DD

TTBR13

 

 

 

 

 

 

 

0

 

 

 

 

DC

TTBR12

 

 

 

 

 

 

 

0

 

 

 

 

DB

TTBR11

 

 

 

 

 

 

 

0

 

 

 

 

DA

TTBR10

 

 

 

 

 

 

 

0

 

 

 

 

D9

TTBR09

Trap table base address [9:0]

 

Fixed at 0

0

R

0 when being read.

 

 

D8

TTBR08

 

 

 

 

 

 

 

0

 

Writing 1 not allowed.

 

 

D7

TTBR07

 

 

 

 

 

 

 

0

 

 

 

 

D6

TTBR06

 

 

 

 

 

 

 

0

 

 

 

 

D5

TTBR05

 

 

 

 

 

 

 

0

 

 

 

 

D4

TTBR04

 

 

 

 

 

 

 

0

 

 

 

 

D3

TTBR03

 

 

 

 

 

 

 

0

 

 

 

 

D2

TTBR02

 

 

 

 

 

 

 

0

 

 

 

 

D1

TTBR01

 

 

 

 

 

 

 

0

 

 

 

 

D0

TTBR00

 

 

 

 

 

 

 

0

 

 

 

 

 

 

 

 

 

 

 

TTBR high-

0048136

DF

TTBR33

Trap table base address [31:28]

 

Fixed at 0

0

R

0 when being read.

order register

(HW)

DE

TTBR32

 

 

 

 

 

 

 

0

 

Writing 1 not allowed.

 

 

DD

TTBR31

 

 

 

 

 

 

 

0

 

 

 

 

DC

TTBR30

 

 

 

 

 

 

 

0

 

 

 

 

DB

TTBR2B

Trap table base address [27:16]

 

0x0C0

 

0

R/W

 

 

 

DA

TTBR2A

 

 

 

 

 

 

 

0

 

 

 

 

D9

TTBR29

 

 

 

 

 

 

 

0

 

 

 

 

D8

TTBR28

 

 

 

 

 

 

 

0

 

 

 

 

D7

TTBR27

 

 

 

 

 

 

 

1

 

 

 

 

D6

TTBR26

 

 

 

 

 

 

 

1

 

 

 

 

D5

TTBR25

 

 

 

 

 

 

 

0

 

 

 

 

D4

TTBR24

 

 

 

 

 

 

 

0

 

 

 

 

D3

TTBR23

 

 

 

 

 

 

 

0

 

 

 

 

D2

TTBR22

 

 

 

 

 

 

 

0

 

 

 

 

D1

TTBR21

 

 

 

 

 

 

 

0

 

 

 

 

D0

TTBR20

 

 

 

 

 

 

 

0

 

 

A-1

B-II

ITC

S1C33L03 FUNCTION PART

EPSON

B-II-5-17