V DMA BLOCK: HSDMA (High-Speed DMA)

Register name

Address

Bit

Name

Function

 

 

 

 

Setting

Init.

R/W

Remarks

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

High-speed

004824A

DF

D2MOD1

Ch.2 transfer mode

D2MOD[1:0]

 

 

 

Mode

0

R/W

 

DMA Ch.2

(HW)

DE

D2MOD0

 

 

1

 

1

 

 

 

Invalid

0

 

 

high-order

 

 

 

 

 

1

 

0

 

 

 

Block

 

 

 

destination

 

 

 

 

 

0

 

1

 

Successive

 

 

 

address set-up

 

 

 

 

 

0

 

0

 

 

 

Single

 

 

 

register

 

DD

D2IN1

D) Ch.2 destination address

D2IN[1:0]

 

 

Inc/dec

0

R/W

 

 

 

DC

D2IN0

control

 

1

 

1

 

Inc.(no init)

0

 

 

Note:

 

 

 

S) Invalid

 

1

 

0

 

 

Inc.(init)

 

 

 

D) Dual address

 

 

 

 

 

0

 

1

 

Dec.(no init)

 

 

 

mode

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

 

0

 

 

 

Fixed

 

 

 

S) Single

 

 

 

 

 

 

 

 

 

 

 

 

 

DB

D2ADRH11

D) Ch.2 destination

 

 

 

 

 

 

 

 

 

X

R/W

 

address

 

 

 

 

 

 

 

 

 

 

 

 

DA

D2ADRH10

address[27:16]

 

 

 

 

 

 

 

 

 

X

 

 

mode

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D9

D2ADRH9

S) Invalid

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D8

D2ADRH8

 

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D7

D2ADRH7

 

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D6

D2ADRH6

 

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D5

D2ADRH5

 

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D4

D2ADRH4

 

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D3

D2ADRH3

 

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D2

D2ADRH2

 

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D1

D2ADRH1

 

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D0

D2ADRH0

 

 

 

 

 

 

 

 

 

 

X

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

High-speed

004824C

DF–1

–

reserved

 

 

 

 

 

–

 

 

 

–

–

Undefined in read.

DMA Ch.2

(HW)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

enable register

 

D0

HS2_EN

Ch.2 enable

1

 

Enable

0

 

Disable

0

R/W

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

High-speed

004824E

DF–1

–

reserved

 

 

 

 

 

–

 

 

 

–

–

Undefined in read.

DMA Ch.2

(HW)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

trigger flag

 

D0

HS2_TF

Ch.2 trigger flag clear (writing)

1

 

Clear

 

 

0

 

No operation

0

R/W

 

register

 

 

 

Ch.2 trigger flag status (reading)

1

 

Set

 

 

0

 

Cleared

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

High-speed

0048250

DF

TC3_L7

Ch.3 transfer counter[7:0]

 

 

 

 

 

 

 

 

 

X

R/W

 

DMA Ch.3

(HW)

DE

TC3_L6

(block transfer mode)

 

 

 

 

 

 

 

 

 

X

 

 

transfer

 

DD

TC3_L5

 

 

 

 

 

 

 

 

 

 

X

 

 

counter

 

DC

TC3_L4

Ch.3 transfer counter[15:8]

 

 

 

 

 

 

 

 

 

X

 

 

register

 

DB

TC3_L3

(single/successive transfer mode)

 

 

 

 

 

 

 

 

 

X

 

 

 

 

DA

TC3_L2

 

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D9

TC3_L1

 

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D8

TC3_L0

 

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D7

BLKLEN37

Ch.3 block length

 

 

 

 

 

 

 

 

 

X

R/W

 

 

 

D6

BLKLEN36

(block transfer mode)

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D5

BLKLEN35

 

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D4

BLKLEN34

Ch.3 transfer counter[7:0]

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D3

BLKLEN33

(single/successive transfer mode)

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D2

BLKLEN32

 

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D1

BLKLEN31

 

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D0

BLKLEN30

 

 

 

 

 

 

 

 

 

 

X

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

High-speed

0048252

DF

DUALM3

Ch.3 address mode selection

1

 

Dual addr

0

 

Single addr

0

R/W

 

DMA Ch.3

(HW)

DE

D3DIR

D) Invalid

 

 

 

 

 

–

 

 

 

–

–

 

control register

 

 

 

S) Ch.3 transfer direction control

1

 

Memory WR

0

 

Memory RD

0

R/W

 

 

 

DD–8

–

reserved

 

 

 

 

 

–

 

 

 

–

–

Undefined in read.

Note:

 

D7

TC3_H7

Ch.3 transfer counter[15:8]

 

 

 

 

 

 

 

 

 

X

R/W

 

D) Dual address

 

D6

TC3_H6

(block transfer mode)

 

 

 

 

 

 

 

 

 

X

 

 

mode

 

 

 

 

 

 

 

 

 

 

 

 

 

D5

TC3_H5

 

 

 

 

 

 

 

 

 

 

X

 

 

S) Single

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D4

TC3_H4

Ch.3 transfer counter[23:16]

 

 

 

 

 

 

 

 

 

X

 

 

address

 

 

 

 

 

 

 

 

 

 

 

 

 

D3

TC3_H3

(single/successive transfer mode)

 

 

 

 

 

 

 

 

 

X

 

 

mode

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D2

TC3_H2

 

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D1

TC3_H1

 

 

 

 

 

 

 

 

 

 

X

 

 

 

 

D0

TC3_H0

 

 

 

 

 

 

 

 

 

 

X

 

 

A-1

B-V

HSDMA

S1C33L03 FUNCTION PART

EPSON

B-V-2-25