4 PERIPHERAL CIRCUITS

Register name

Address

Bit

Name

Function

 

 

 

 

Setting

 

Init.

R/W

Remarks

 

 

 

 

 

 

 

 

 

 

 

 

 

 

SDRAM

039FFC5

D7–6

SDRTRCD1

SDRAM tRCD spec

SDRTRCD[1:0]

Number of clocks

0

R/W

 

timing set-up

(B)

 

SDRTRCD0

 

 

1

 

1

 

 

 

 

3

0

 

 

register 2

 

 

 

 

 

1

 

0

 

 

 

 

2

 

 

 

 

 

 

 

 

 

0

 

1

 

 

 

 

1

 

 

 

 

 

 

 

 

 

0

 

0

 

 

 

 

4

 

 

 

 

 

D5

SDRTRSC

SDRAM tRSC spec

1

 

1 clock

 

0

 

2 clocks

0

R/W

 

 

 

D4–3

SDRTRRD1

SDRAM tRRD spec

SDRTRRD[1:0]

Number of clocks

0

R/W

 

 

 

 

SDRTRRD0

 

 

1

 

1

 

 

 

 

3

0

 

 

 

 

 

 

 

 

1

 

0

 

 

 

 

2

 

 

 

 

 

 

 

 

 

0

 

1

 

 

 

 

1

 

 

 

 

 

 

 

 

 

0

 

0

 

 

 

 

4

 

 

 

 

 

D2–0

–

reserved

 

 

 

 

 

–

 

 

 

–

–

0 when being read.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

SDRAM

039FFC6

DF–C

–

reserved

 

 

 

 

 

–

 

 

 

–

–

0 when being read.

auto refresh

(HW)

DB

SDRARFC11

SDRAM auto refresh count [11:0]

 

 

 

 

0 to 4096

1

R/W

 

count register

 

DA

SDRARFC10

 

 

 

 

 

 

 

 

 

 

 

1

 

 

 

 

D9

SDRARFC9

 

 

 

 

 

 

 

 

 

 

 

1

 

 

 

 

D8

SDRARFC8

 

 

 

 

 

 

 

 

 

 

 

1

 

 

 

 

D7

SDRARFC7

 

 

 

 

 

 

 

 

 

 

 

1

 

 

 

 

D6

SDRARFC6

 

 

 

 

 

 

 

 

 

 

 

1

 

 

 

 

D5

SDRARFC5

 

 

 

 

 

 

 

 

 

 

 

1

 

 

 

 

D4

SDRARFC4

 

 

 

 

 

 

 

 

 

 

 

1

 

 

 

 

D3

SDRARFC3

 

 

 

 

 

 

 

 

 

 

 

1

 

 

 

 

D2

SDRARFC2

 

 

 

 

 

 

 

 

 

 

 

1

 

 

 

 

D1

SDRARFC1

 

 

 

 

 

 

 

 

 

 

 

1

 

 

 

 

D0

SDRARFC0

 

 

 

 

 

 

 

 

 

 

 

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

SDRAM

039FFC8

D7–4

–

reserved

 

 

 

 

 

–

 

 

 

–

–

0 when being read.

self refresh

(B)

D3

SDRSRFC3

SDRAM self refresh count [3:0]

 

 

 

 

2 to 15

 

1

R/W

This register must

count register

 

D2

SDRSRFC2

 

 

 

 

 

 

 

 

 

 

 

1

 

not be set less than

 

 

D1

SDRSRFC1

 

 

 

 

 

 

 

 

 

 

 

1

 

"0x02".

 

 

D0

SDRSRFC0

 

 

 

 

 

 

 

 

 

 

 

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

SDRAM

039FFC9

D7

–

reserved

 

 

 

 

 

–

 

 

 

–

–

0 when being read.

advanced

(B)

D6

SDRSZ

SDRAM data path bit width

1

 

8 bits

 

 

 

0

 

16 bits

0

R/W

 

control

 

D5

SDRBI

SDRAM bank interleaved access

1

 

Interleaved

 

0

 

One bank

0

R/W

 

register

 

D4–0

–

reserved

 

 

 

 

 

–

 

 

 

–

–

0 when being read.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

SDRAM

039FFCA

D7

SDRMRS

SDRAM mode register set flag

1

 

Not finished

 

0

 

Done

1

R

 

status register

(B)

D6

SDRSRM

SDRAM current refresh mode

1

 

Auto refresh

 

0

 

Self refresh

1

R

 

 

 

D5–0

–

reserved

 

 

 

 

 

–

 

 

 

–

–

0 when being read.

A-60

EPSON

S1C33L03 PRODUCT PART