4 PERIPHERAL CIRCUITS

 

Register name

Address

Bit

Name

Function

 

 

 

 

Setting

 

Init.

R/W

Remarks

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DRAM timing

0048130

DF–C

–

reserved

 

 

 

 

 

–

 

 

 

–

–

0 when being read.

 

set-up register

(HW)

DB

A3EEN

Area 3 emulation

1

 

Internal ROM

 

0

 

Emulation

1

R/W

 

 

 

 

DA

CEFUNC1

#CE pin function selection

CEFUNC[1:0]

 

 

#CE output

0

R/W

 

 

 

 

D9

CEFUNC0

 

 

1

x

 

#CE7/8..#CE17/18

0

 

 

 

 

 

 

 

 

 

0

1

 

#CE6..#CE17

 

 

 

 

 

 

 

 

 

 

0

0

 

#CE4..#CE10

 

 

 

 

 

 

D8

CRAS

Successive RAS mode setup

1

 

Successive

 

0

 

Normal

0

R/W

 

 

 

 

D7

RPRC1

DRAM

RPRC[1:0]

 

Number of cycles

0

R/W

 

 

 

 

D6

RPRC0

RAS precharge cycles selection

 

1

1

 

 

 

 

 

4

0

 

 

 

 

 

 

 

 

 

1

0

 

 

 

 

 

3

 

 

 

 

 

 

 

 

 

 

0

1

 

 

 

 

 

2

 

 

 

 

 

 

 

 

 

 

0

0

 

 

 

 

 

1

 

 

 

 

 

 

D5

–

reserved

 

 

 

 

 

–

 

 

 

–

–

0 when being read.

 

 

 

D4

CASC1

DRAM

CASC[1:0]

 

Number of cycles

0

R/W

 

 

 

 

D3

CASC0

CAS cycles selection

 

1

1

 

 

 

 

 

4

0

 

 

 

 

 

 

 

 

 

1

0

 

 

 

 

 

3

 

 

 

 

 

 

 

 

 

 

0

1

 

 

 

 

 

2

 

 

 

 

 

 

 

 

 

 

0

0

 

 

 

 

 

1

 

 

 

 

 

 

D2

–

reserved

 

 

 

 

 

–

 

 

 

–

–

0 when being read.

 

 

 

D1

RASC1

DRAM

RASC[1:0]

 

Number of cycles

0

R/W

 

 

 

 

D0

RASC0

RAS cycles selection

 

1

1

 

 

 

 

 

4

0

 

 

 

 

 

 

 

 

 

1

0

 

 

 

 

 

3

 

 

 

 

 

 

 

 

 

 

0

1

 

 

 

 

 

2

 

 

 

 

 

 

 

 

 

 

0

0

 

 

 

 

 

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Access control

0048132

DF

A18IO

Area 18, 17 internal/external access

1

 

Internal

 

 

 

0

 

External

0

R/W

 

 

register

(HW)

DE

A16IO

Area 16, 15 internal/external access

 

 

access

 

 

 

 

 

access

0

R/W

 

 

 

 

DD

A14IO

Area 14, 13 internal/external access

 

 

 

 

 

 

 

 

 

 

0

R/W

 

 

 

 

DC

A12IO

Area 12, 11 internal/external access

 

 

 

 

 

 

 

 

 

 

0

R/W

 

 

 

 

DB

–

reserved

 

 

 

 

 

–

 

 

 

0

–

0 when being read.

 

 

 

DA

A8IO

Area 8, 7 internal/external access

1

 

Internal

 

 

 

0

 

External

0

R/W

 

 

 

 

D9

A6IO

Area 6 internal/external access

 

 

access

 

 

 

 

 

access

0

R/W

 

 

 

 

D8

A5IO

Area 5, 4 internal/external access

 

 

 

 

 

 

 

 

 

 

0

R/W

 

 

 

 

D7

A18EC

Area 18, 17 endian control

1

 

Big endian

 

0

 

Little endian

0

R/W

 

 

 

 

D6

A16EC

Area 16, 15 endian control

 

 

 

 

 

 

 

 

 

 

0

R/W

 

 

 

 

D5

A14EC

Area 14, 13 endian control

 

 

 

 

 

 

 

 

 

 

0

R/W

 

 

 

 

D4

A12EC

Area 12, 11 endian control

 

 

 

 

 

 

 

 

 

 

0

R/W

 

 

 

 

D3

A10EC

Area 10, 9 endian control

 

 

 

 

 

 

 

 

 

 

0

R/W

 

 

 

 

D2

A8EC

Area 8, 7 endian control

 

 

 

 

 

 

 

 

 

 

0

R/W

 

 

 

 

D1

A6EC

Area 6 endian control

 

 

 

 

 

 

 

 

 

 

0

R/W

 

 

 

 

D0

A5EC

Area 5, 4 endian control

 

 

 

 

 

 

 

 

 

 

0

R/W

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TTBR low-

0048134

DF

TTBR15

Trap table base address [15:10]

 

 

 

 

 

 

 

 

 

 

0

R/W

 

 

order register

(HW)

DE

TTBR14

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

DD

TTBR13

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

DC

TTBR12

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

DB

TTBR11

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

DA

TTBR10

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

D9

TTBR09

Trap table base address [9:0]

 

 

 

Fixed at 0

0

R

0 when being read.

 

 

 

D8

TTBR08

 

 

 

 

 

 

 

 

 

 

 

0

 

Writing 1 not allowed.

 

 

 

D7

TTBR07

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

D6

TTBR06

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

D5

TTBR05

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

D4

TTBR04

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

D3

TTBR03

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

D2

TTBR02

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

D1

TTBR01

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

D0

TTBR00

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TTBR high-

0048136

DF

TTBR33

Trap table base address [31:28]

 

 

 

Fixed at 0

0

R

0 when being read.

 

order register

(HW)

DE

TTBR32

 

 

 

 

 

 

 

 

 

 

 

0

 

Writing 1 not allowed.

 

 

 

DD

TTBR31

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

DC

TTBR30

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

DB

TTBR2B

Trap table base address [27:16]

 

 

 

 

0x0C0

 

0

R/W

 

 

 

 

DA

TTBR2A

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

D9

TTBR29

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

D8

TTBR28

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

D7

TTBR27

 

 

 

 

 

 

 

 

 

 

 

1

 

 

 

 

 

D6

TTBR26

 

 

 

 

 

 

 

 

 

 

 

1

 

 

 

 

 

D5

TTBR25

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

D4

TTBR24

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

D3

TTBR23

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

D2

TTBR22

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

D1

TTBR21

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

D0

TTBR20

 

 

 

 

 

 

 

 

 

 

 

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A-42

EPSON

S1C33L03 PRODUCT PART