12. DDR2-SDRAM Interface (DBSC2)

Rev.1.00 Jan. 10, 2008 Page 524 of 1658

REJ09B0261-0100

Table 12.14 Relation between SDRAM Address Pins and Logical Addresses when the External Data Bus Width Is Set to 16 Bits (BASFT = 01) (When Using a 16-Bit Product, One Is Connected; for 8-Bit Products, Two Are Connected)
Memory
Type
MBA
2
MBA
1
MBA
0 MA14 MA13 MA12 MA11 MA10 MA9 MA8 MA7 MA6 MA5 MA4 MA3 MA2 MA1 MA0
ROW A10 A9 A24 A23 A22 A21 A20 A19 A18 A17 A16 A15 A14 A13 A12 16M×
16b COL A10 A9 A11 A8 A7 A6 A5 A4 A3 A2 A1
ROW A11 A10 A25 A24 A23 A22 A21 A20 A19 A18 A17 A16 A15 A14 A13 32M×
8b COL A11 A10 A12 A9 A8 A7 A6 A5 A4 A3 A2 A1
ROW A11 A10 A25 A24 A23 A22 A21 A20 A19 A18 A17 A16 A15 A14 A13 32M×
16b COL A11 A10 A12 A9 A8 A7 A6 A5 A4 A3 A2 A1
ROW A11 A10 A26 A25 A24 A23 A22 A21 A20 A19 A18 A17 A16 A15 A14 A13 64M×
8b COL A11 A10 A12 A9 A8 A7 A6 A5 A4 A3 A2 A1
ROW A10 A11 A12 A26 A25 A24 A23 A22 A21 A20 A19 A18 A17 A16 A15 A14 64M×
16b COL A10 A11 A12 A13 A9 A8 A7 A6 A5 A4 A3 A2 A1
ROW A10 A11 A12 A27 A26 A25 A24 A23 A22 A21 A20 A19 A18 A17 A16 A15 A14 128M
×8b COL A10 A11 A12 A13 A9 A8 A7 A6 A5 A4 A3 A2 A1
ROW A10 A11 A12 A27 A26 A25 A24 A23 A22 A21 A20 A19 A18 A17 A16 A15 A14 128M
×16b COL A10 A11 A12 A13 A9 A8 A7 A6 A5 A4 A3 A2 A1
ROW A10 A11 A12 A28 A27 A26 A25 A24 A23 A22 A21 A20 A19 A18 A17 A16 A15 A14 256M
×8b COL A10 A11 A12 A13 A9 A8 A7 A6 A5 A4 A3 A2 A1